PHENIXシリコンピクセル検出器 組み立て後の品質検査

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1 PHENIXシリコンピクセル検出器 組み立て後の品質検査
立教大学　河西実希 秋葉康之A, 秋元亮二B, 浅野秀光C, 池上祐司A, 延與秀人A, 金谷淳平A, 栗田和好, 黒澤真城A, 霜田進A, 関本美知子D, 竹谷篤A, 野宮芳雄A, 羽木洋介, 橋本公瑛, 藤原康平E, 山田豊A, Chuck Pancake F , Eric J. MannelG, Eugene ShaftoF, Nicole Apadula F, Stephen BaumgartA 他PHENIX VTX group 理研A, 東大CNSB, 京大理C, KEKD, 都立産技研E, Stony Brook Uni. F, Nevis Labs Columbia Uni. G

2 QGP （Quark Gluon Plasma）
1. PHENIX 検出器のアップグレード QGP　（Quark Gluon Plasma） 重イオン（金原子核）衝突 重クォークにおけるジェットクエンチング現象 楕円型フロー強度v2の質量依存性 陽子スピンの構造 偏極陽子衝突 グルオン偏極度の精密測定 　　　　　・ 重クォーク 　　　　　・ g + ジェット ⇒重クォーク（チャーム, ボトム）イベントの識別のため、 2010年シリコン崩壊点検出器（VTX）を衝突点最近傍に設置する。 p, Au VTX 要求精度 アクセプタンス: |h| < 1.2, f < 2p. 崩壊距離測定分解能 ~100mm. 運動量分解能 : sp/p ~ 10 % 低物質量 ： X/X0<12.5%　（X0 : 放射長） - ピクセル : 1.28% / layer - ストリップ: 5.0% / layer　　　　　　　　　　　 　　　　 p, Au

3 2. シリコン崩壊点検出器 (VTX) ＜ピクセルラダーの概略図＞ ＜ピクセルラダーの断面図＞ ピクセルフルラダー ピクセル層
２５０mm １3.8mm ピクセルセンサーモジュール×４　　 ステイブ（支持体＋冷却系）　 Cu-Al信号読み出しバス　２枚（左側、右側） エポキシ系接着剤 （Araldite2011） ピクセルフルラダー ピクセル層 （r＝2.5cm, 5.0cm） 接着剤(100mm) センサー ワイヤーボンディング + 封止剤（Sylgard186）　 チップ ステイブ バス　（400mm） ＜ピクセルラダーの断面図＞ バンプボンディング ストリップ層 （ｒ＝11.6cm, 16.5cm） 　アクセプタンス 　　|h|<1.2, almost 2p in f　 　ピクセル層（内層2層） 　　1層目：10ラダー 　　2層目：20ラダー　 　⇒計30ラダー組立予定。 　ストリップ層(外側2層)

4 ３．ピクセルラダーの品質検査（QA) 今後の流れ 組み立てられたラダー ラダーの輸送 QAテスト＠理研 QAテスト＠BNL
ワイヤーの完全封止 QAテスト＠理研 組み込み、実験開始

5 ラダーの品質検査（QA） 読み出しチップの制御とデータの取得が、読み出しバスを通して行なえる事を確認する。 パラメータ設定
　読み出しチップの制御とデータの取得が、読み出しバスを通して行なえる事を確認する。 パラメータ設定 　　・読み出しチップのthreshold設定 　　・読み出しチップの各DAC の設定 　　・Noisy pixelのマスク テストパルスを用いる試験 　⇒テストパルスを各読み出しチップへ与え、そのデータを取得できるかを試験する。 放射線源（90Sr）を用いる試験 　⇒ 90Sr から放射されるb線のヒットをセルフトリガで捉える。 ◎Threshold設定： a）Analog Pilot Chip の設定(DAC_REF_VDD, MID, GTL_REF)⇒テスターを見ながら、目標値へと。 b) COMP_REF, CONV_POL, CG_POL, Pre... Etc.⇒Efficiency をあげるために行う。Sourceを当てて Response を見ながら。 ◎DAC設定：基本的にはFOの signal を oscilloscope で見ながら。

6 QAセットアップ PC FEM (DAQ) SPIRO ラダー 電圧供給源 （Front End Module） エクステンダー SPIRO
（読み出し用 ボード） ラダー エクステンダー （信号伝送用 プリント基板） SPIRO LV (ラダー) ◎エクステンダと電気的に接続され、SPIROボードからデータを読みだす。 読みだされたデータはFEMでフォーマットされPHENIX用DAQへ転送される。 HV (センサー) 電圧供給源

7 QAセットアップ 全て実機を用いている。 FEM (Front End Module) エクステンダー （信号伝送用プリント基板）
SPIRO （読み出し用ボード） エクステンダー （信号伝送用プリント基板） FEM (Front End Module) ラダー 全て実機を用いている。

8 QAセットアップ ラダーを０℃の冷媒（フッ素系液体HFE）で冷却しなければいけない。 問題点 室温・湿度の変化 ⇒ 結露
チラーの故障 ⇒ ラダーの熱損傷 QAセットアップ FEM PC (DAQ) SPIRO エクステンダー ラダー SPIRO チラー （冷媒 : 0℃） 冷却 LV (ラダー) HV (センサー) 電圧供給源

9 QAセットアップ ベンチボックス 冷却 電圧供給源 解決策 結露 ⇒ 窒素ガスを充填した専用の筐体にラダーを入れ、湿度をモニターする。
結露 　　　　　　　⇒ 窒素ガスを充填した専用の筐体にラダーを入れ、湿度をモニターする。 QAセットアップ N2 ガス FEM PC (DAQ) ベンチボックス SPIRO エクステンダー ラダー SPIRO 湿度計 LV (ラダー) HV (センサー) 冷却 電圧供給源 チラー （冷媒 : 0℃）

10 ベンチボックス 冷媒（入口） N2 ガス（出口） N2 ガス（入口） シリコンゴム ピクセルラダー 冷媒（出口） 湿度計 バブラー

11 QAセットアップ ベンチボックス 冷却 電圧供給源 解決策 結露 ⇒ 窒素ガスを充填した専用の筐体にラダーを入れ、湿度をモニターする。
結露 　　　　　　　⇒ 窒素ガスを充填した専用の筐体にラダーを入れ、湿度をモニターする。 ラダーの熱損傷 ⇒ 冷媒の流量・温度をモニターする。 QAセットアップ FEM PC (DAQ) N2 ガス ベンチボックス SPIRO エクステンダー ラダー SPIRO 湿度計 LV (ラダー) HV (センサー) 冷却 温度計 流量計 電圧供給源 チラー （冷媒 : 0℃）

12 QAセットアップ ベンチボックス 冷却 電圧供給源 条件@室温 筐体内の湿度 : 5%以下 冷媒の温度 : 5℃以下
冷媒の温度 : 5℃以下 冷媒の流量 : 0.5L/min以上 QAセットアップ FEM PC (DAQ) N2 ガス ベンチボックス SPIRO エクステンダー ラダー SPIRO 湿度計 LV (ラダー) 5%以下 0.5L/min以上 5℃以下 HV (センサー) 冷却 温度計 電圧供給源 流量計 チラー （冷媒 : 0℃）

13 QAセットアップ インターロック系の導入 ベンチボックス 冷却 電圧供給源 制御ボックス 条件@室温 筐体内の湿度 : 5%以下
冷媒の温度 : 5℃以下 冷媒の流量 : 0.5L/min以上 インターロック系の導入 一つでも条件から外れた場合、電磁弁を閉じさらに３つの電圧供給源をOFFにする。 QAセットアップ FEM PC (DAQ) N2 ガス ベンチボックス SPIRO エクステンダー ラダー SPIRO 湿度計 LV (ラダー) HV (センサー) 冷却 温度計 電圧供給源 ON 電磁弁 出力 流量計 OFF 制御ボックス チラー （冷媒 : 0℃）

14 制御ボックス 正面 裏 ３．ピクセルラダーの品質検査（QA) 警告ランプ 緑 : 正常 赤 : エラー 流量計 ベンチボックスから チラーへ
電磁弁 出力 湿度 温度 流量 流量計 ベンチボックスから チラーへ 電磁弁開 電磁弁閉 温度計 電磁弁 湿度 [%] ベンチボックスへ チラーから 温度[℃]

15 インターロック系を含むQAテストベンチを理研・BNLにセットし、
＠理研 電圧供給源 制御ボックス FEM インターロック系を含むQAテストベンチを理研・BNLにセットし、 QAテストを行うことができる。 SPIRO + エクステンダー ラダー + ベンチボックス ＠BNL 電圧供給源 制御ボックス FEM SPIRO + エクステンダー ラダー + ベンチボックス

16 ４．結果 Chip チャンネル数 : 256 [row] ×32 [column] = [pixel] ピクセルサイズ : 50mm×425mm ＜ALICE1LHCb r/o チップ＞ 32 column 256 row 425mm 50mm 左側ラダー 右側ラダー ◎一つのピクセルは32*256個、マトリックス状に配置されている。 ◎テストパルスを各チップへ与えたところ、そのデータを取得できている。

17 テストパルス試験（入力） Chip 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 左側ラダー 右側ラダー
４．結果 テストパルス試験（入力） Chip 256 row 左側ラダー 右側ラダー 32 column Chip1 Chip2 Chip Chip Chip5 Chip6 Chip7 Chip8 左側ラダー テストパルス入力 ◎テストパルス試験のツールは改良すべき。 ⇒ column ごとにテストパルスを送るとチャージが足りなくなるところが出てくる。 row ごとに送るように改良中。 Chip1 Chip2 Chip Chip Chip5 Chip6 Chip7 Chip8 右側ラダー テストパルス入力

18 テストパルス試験（出力） Chip 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 左側ラダー 右側ラダー 左側ラダー
４．結果 テストパルス試験（出力） Chip 256 row 左側ラダー 右側ラダー 左側ラダー 32 column Chip1 Chip Chip Chip Chip Chip Chip Chip8 右側ラダー Chip1 Chip Chip Chip Chip Chip Chip Chip8

19 ラダーが正常に動作していることを確認した。 現在、組み立てられたラダーのQAテストを順次行っている。
４．結果 b線試験 Chip 90Sr 256 row 左側ラダー 右側ラダー 32 column 左側ラダー Chip1 Chip Chip Chip Chip Chip Chip Chip8 テストパルス試験とb線試験の結果より、 ラダーが正常に動作していることを確認した。 現在、組み立てられたラダーのQAテストを順次行っている。 右側ラダー ◎全ピクセルにヒットが得られるまで、Srを左から右へ移動させ、β線のヒットを捉える。 ◎モニター用ラインがあり、電荷が分散される。 ◎白金抵抗があり物質量が高いため。 ◎収集時間：約１時間 Chip1 Chip Chip Chip Chip Chip Chip Chip8

20 ６．まとめ QAテストベンチにインターロック系を組み込んだ。 理研・BNLでQAを行うことができる。
2010 年PHENIX 本体へのインストールが行われ、 シリコン崩壊点検出器として実験を開始する。

21 Backup slides

22 ピクセルラダーの構成 ＜ ピクセルセンサー＞ ＜ALICE1LHCb r/o チップ＞ ×4 chips ＜ピクセルセンサーモジュール＞
2. シリコン崩壊点検出器 (VTX) ピクセルラダーの構成 ＜ ピクセルセンサー＞ ＜ALICE1LHCb r/o チップ＞ 56.72mm 13.92mm ×4 chips 厚さ : 150mm チャンネル数 : 8192個 厚さ : 200mm ピクセルサイズ : 50mm×425mm ピクセル数 : 8192×4 個 ＜ピクセルセンサーモジュール＞ １つのセンサー と 4枚のチップをバンプボンディング接合する。 57mm チップ ピクセルセンサー ~30mm ~380mm 15mm ＜断面図＞

23 Ladder Assembly Summery
Left Right Ladder 8 7 6 5 4 3 2 1 Remarks 1 (RIKEN) X O left : short (via-GND) right chip3 : cannot mask 2 (RIKEN) D right chip1 : defect of bump bond 3 (RIKEN) left chip5-7 : defect of bump bond (~30%) right chip4 : delamination of chip leakage current : 200mA at 20V 4 (RIKEN) left chip5-8 : short (via-GND) right chip 1-2 : delamination of chip 5 (RIKEN) to be repaired (connector of left bus) few % of left chip 1,2,5,7 and Right chip 2,4 : defect bump bond 6 (RIKEN) 7 (RIKEN) left chip1-2 : destroyed 8 (RIKEN) 9(RIKEN) QA is going on. 10 (Hayashi) Assembled. Short (Left:2, Right:1) 11 (Hayashi) Sensor gluing (on going)