X線・ガンマ線観測のための 半導体検出器用アナログASICの 低雑音化 東京大学理学系研究科物理学専攻 ISAS/JAXA 田村　健一 蛭田 達朗、高橋 忠幸（東大理、ISAS/JAXA） 池田 博一、高島 健、中澤 知洋（ISAS/JAXA） ＮＡＳＡ

はじめに 我々はこれまで色々なアナログASICを使って半導体イメージャを開発し、 具体的に各アーキテクチャの持つ利点と問題点を知った。 利点を残しつつ、問題点は解決しなければならない。 解決するために、ASIC上でのアナログ回路技術を研究する必要がある。 また、作ってみなければ分からない点が多い。 [1] ・設計通りに動くとは限らない ・プロセスの違いに大きく依存する ・シミュレーションで正確な雑音レベルを予想するのは難しい ・アナログASICの最高性能を引き出すフロントエンドの設計が難しい [1]午前中、大貫 講演

試作アナログASIC「K02」 回路コンポーネント ピークホールド回路 CSA =高抵抗回路 コンパレータ 増幅器 ピークホールド回路 Vth CSA 2pF P/H =高抵抗回路 ピークホールド回路 回路コンポーネント 増幅器 ピークホールド回路 ・CSA用 ・オペアンプ コンパレータ回路 高抵抗回路 バイアス回路 検証項目：各回路コンポーネントの基本動作 　　　　　　　アナログ性能

各コンポーネントに正確なバイアス電流を供給することが重要 「バイアス回路」 製造工程上でFETの大きさがばらつく影響を最小限に 参照電流 基準電位 ばらつきの影響 安定動作 使える 領域 参照電流（uA） 複数の回路コンポーネントのバイアス電流を同時に正確に調整

1MΩ～1GΩの抵抗値が必要 「高抵抗回路」 幅広い抵抗値を正確に調整 短絡して使用 600 MΩ 8 MΩ 120 kΩ 周波数（Hz） 抵抗値 （Ω） R = （Vin2 – Vin1) / Iout 幅広い抵抗値を正確に調整

高抵抗回路の動作電圧 アナログ回路のリニアリティとダイナミックレンジの確保

アナログ回路を構成してシミュレーション 抵抗値が正確に調整できている ポールゼロキャンセル回路 R1=R2, R3=R4を保つことが必要 時定数を変えてもポールゼロキャンセルが維持 抵抗値が正確に調整できている

実際に製作したチップで動作確認 リニアリティ、動作範囲 ⇒シミュレーション通り P/H Vth 減衰時間＝15us 実測 ピーキングタイム＝2.1us リニアリティ、動作範囲 　　⇒シミュレーション通り

ノイズレベルの実測 CIN 容量 vs ノイズレベル 317 e- @ 0pF 入力容量に依存したノイズがのっている ⇒ CSAに原因？ テストパルス 容量 vs ノイズレベル ※配線の容量はゼロとしてプロット ノイズレベル CIN 65 e/pF コンデンサーを挿入 （e-） 「漸近」を言う 実測値 317 e- @ 0pF 50 e/pF SPICEシミュレーションの結果 シミュレーションより悪い 87 e- @ 0pF 入力容量 CIN （pF） 実測値の容量勾配はシミュレーションより30％も大きい 入力容量に依存したノイズがのっている ⇒ CSAに原因？

ノイズ源の考察 原因の究明 ノイズ源を追っていくと CIN 仮定 CIN に依存するノイズ源 ⇒ CIN に接続している初段FETが怪しい ノイズ源の考察　原因の究明 ノイズ源を追っていくと CIN　に依存するノイズ源 ⇒ CIN　に接続している初段FETが怪しい シミュレーションでは、1ch分のアナログ回路に対して外部から電源を与えて各回路素子のノイズを足し合わせて評価していました。通常は、これらの電源電圧が実際の測定セットアップはピシッと一定値に定まっていると考えますので、シミュレーションでもこれらが揺れることで大きな影響を与えることは想定しません。しかし、予想以上に特にマイナス電源の揺れに対してASICがセンシティブになっていることが分かりました。そのストーリーは、、、 これまで行なってきたノイズシミュレーションを振り返って考えてみましたところ、ASIC自身が発生するノイズだけを考慮していて、外来ノイズの影響を全く考慮していなかったことに気づきました。そしていろいろ調べてみたことろ、マイナス電源からの外来ノイズの回り込みが非常に大きな影響を与えることが分かりました。そしてそのストーリーを考えてみました。これは、CSA回路の増幅器の回路図です。。。 CIN 仮定 マイナス電源（VSS）が揺れると ⇒ 初段FETのドレイン電流が揺れる ⇒ 初段FETのゲート電圧が揺れる ⇒　入力電荷の揺れ 初段FET VSS

シミュレーションで定量的に評価 電源の揺れを下げる対策へ VSS 0.1 mV 整形回路出力 5 mV （40e相当） －1.3V（VSS）の揺れ　 0.1mV p-p @100 kHzで 約 40e- 悪化 電源の揺れを下げる対策へ

フロントエンド基板の設計 ・電源ラインのインピーダンスを徹底して下げる ・４層にして、グラウンドで各信号ラインを挟み込む 　（外部からの放射ノイズの低減、寄生容量による電源の揺れの低減） 12 cm

CSA回路内部にRCフィルターを追加 電源（VSS）の揺れに対する感度のシミュレーション結果 1/10 の電圧感度へ 周波数（Hz） 感度（ｄB） 1/10 の電圧感度へ 周波数（Hz） 現在開発中のアナログASICから採用

まとめ ・ASICのアナログ回路技術を研究 ・試作チップ「K02」を設計・製作 ・徹底したシミュレーション ・実際に製作したチップがシミュレーション通りに動作するか検証 ・雑音レベルはシミュレーションの 87e に対して実測 317e ・主要因である電源の揺れを抑える対策

現在開発中のアナログASIC CdTeイメージャ用ASIC （評価準備中） 200um角、32X32ch、152uW / ch、 TSMC 0.25um CMOSプロセス 60 mm バンプパッド 8.0 mm メモ・・・ K02-64P/N K02-32LG P/N K02-32SA H02 200mm 実際の写真 アナログ回路 デジタル回路 1ch分のレイアウト図

・入力容量（100pF~1000pF）のSiストリップ検出器から読み出し その他のアプリケーションへの応用 64ch アナログASICの技術をベースに 荷電粒子検出器用 ASIC ・入力容量（100pF~1000pF）のSiストリップ検出器から読み出し 6mm ・10 MeV ～ 200 MeV の荷電粒子（宇宙線） ・32ch、1.5mW / ch、TSMC 0.35um CMOSプロセス 5mm 高速イメージャ用 ASIC ・12bit カウンタを 1ch ごとに搭載 ・カウンタ回路を中心にデジタル回路の開発・実証 ・16×16 ch、250uW / ch、ローム 0.35um CMOS プロセス 9.8 mm 9.8 mm マルチアノード光電子増倍管用 ASIC ・チャージアンプを外し、ゲインアンプのアレイに ・応用用途が広い ・32ch 、1.4mW / ch、TSMC 0.35um CMOS プロセス 6mm 5mm

アナログ性能 133Ba のスペクトル 1ch を CdTeダイオードに接続 ラインガンマ線のスペクトル 5.4 keV 取得に成功 ・セルフトリガー ・20℃、400V （2mm角、0.5mm厚） ラインガンマ線のスペクトル 取得に成功 5.4 keV [FWHM] 飽和 0keV 40keV 80keV 65 e/pF K.Tamura et.al IEEE 2005 TNS ノイズレベル 実測値 50 e/pF 実測値がシミュレーションより悪い SPICEシミュレーション の結果 317e @ 0pF (e) 容量特性を測定 容量勾配に注目して原因の解明へ 入力容量 CIN （pF）

世界のアナログASICを開発する機関と共同研究 Caltech VLSI VA32TA LBL VLSI IDEAS社 Threshold Time Walk Ballistic Deficit TOT ΔE = 1.3 keV (FWHM) ΔE = 0.86 keV (FWHM) 世界トップのアナログASICたち

CdTeダイオードを接続して確認 1ch を CdTeダイオードに接続 133Ba のスペクトル 5.4 keV [FWHM] 飽和 （2mm角、0.5mm厚） 133Ba のスペクトル ・セルフトリガー ・20℃、400V 5.4 keV [FWHM] 飽和 0keV 40keV 80keV K.Tamura et.al IEEE 2005 TNS ラインガンマ線のスペクトル取得

独自のアナログVLSI開発 目的 アナログVLSIのテクノロジーを自ら持つ ・回路内部を理解 ⇒ ブラックボックスにならない

64ch アナログASICの回路構成 ピークホールド回路 CSA =高抵抗回路 コンパレータ 1chの回路 Vth CSA 2pF P/H =高抵抗回路 1chの回路 ・TSMC 0.35um CMOS プロセス ・電源電圧 + 2.0 V / －1.3V ・消費電力 108 mW (1.5 mW / ch) ・雑音レベル（シミュレーション） 87 e @ 0pF ・整形時定数 0.5us ～ 1.9 us 10mm 5mm

実際の性能 1ch を CdTeダイオードに接続 133Ba のスペクトル 5.4 keV [FWHM] 飽和 （2mm角、0.5mm厚） 133Ba のスペクトル ・セルフトリガー ・20℃、400V 5.4 keV [FWHM] 飽和 0keV 40keV 80keV K.Tamura et.al IEEE 2005 TNS ラインガンマ線のスペクトル取得に成功

ノイズレベルの評価 CIN 容量 vs ノイズレベル ＣＳＡ 317 e- @ 0pF コンデンサー を挿入 ※配線の容量はゼロとしてプロット ノイズレベル CIN 65 e/pF ＣＳＡ （e-） 「漸近」を言う 実測値 317 e- @ 0pF 50 e/pF SPICEシミュレーションの結果 シミュレーションより悪い 91 e- @ 0pF 入力容量 CIN （pF） 実測値の容量勾配はシミュレーションより30％も大きい 入力容量に依存したノイズがのっている ⇒ CSAに原因？

低雑音化への対策（１） 入力容量に依存する雑音 ⇒チャージアンプに原因と考察 CIN 初段FET VSS RC フィルターを追加 シミュレーションでは、1ch分のアナログ回路に対して外部から電源を与えて各回路素子のノイズを足し合わせて評価していました。通常は、これらの電源電圧が実際の測定セットアップはピシッと一定値に定まっていると考えますので、シミュレーションでもこれらが揺れることで大きな影響を与えることは想定しません。しかし、予想以上に特にマイナス電源の揺れに対してASICがセンシティブになっていることが分かりました。そのストーリーは、、、 これまで行なってきたノイズシミュレーションを振り返って考えてみましたところ、ASIC自身が発生するノイズだけを考慮していて、外来ノイズの影響を全く考慮していなかったことに気づきました。そしていろいろ調べてみたことろ、マイナス電源からの外来ノイズの回り込みが非常に大きな影響を与えることが分かりました。そしてそのストーリーを考えてみました。これは、CSA回路の増幅器の回路図です。。。 CIN 初段FET VSS RC フィルターを追加 （雑音悪化を10分の1以下に） －1.3V（VSS）の揺れ　 0.1mV p-p @100 kHzで 約 40e- 悪化

低雑音化への対策（２） 約 10e 減 抵抗＝ノイズ源 リセット信号 フィードバック抵抗で減衰 スイッチで減衰 ノイズ ∝ 「温度」×「整形時定数」 / 抵抗値 メリット： フィードバック抵抗部の雑音がなくなる 約 10e 減 デメリット： リセット信号によるデジタル雑音が生じる可能性

まとめ ・アナログASICが次世代検出器の実現の鍵 ・低雑音の回路を研究するために64chアナログASICを開発・評価 ・現在の雑音レベル= 317e @ 0pF ・雑音源を解明し、アナログ回路の改良案を考案 ・他のアプリケーションに対応したASICを開発

現在開発中のアナログASIC （２）CdTe用 低雑音追求のための ASIC （評価中） ・64ch １次元アレイ、1.5mW / ch 10mm ・電子 / ホール 読み出しの２種類のチップ 5mm （３）荷電粒子検出器 （Si ストリップ）用 ASIC （評価準備中） ・32ch １次元アレイ、1.5mW / ch 100 pF ～ 1000 pF の入力容量 1×107個の入力キャリア ・ に対応 6mm ・電子 / ホール読み出しの２種類のチップ （４）マルチアノード光電子増倍管用　（評価中） 6mm チャージアンプをバッファに置き換え ※いずれもTSMC 0.35um CMOS プロセス

入力容量「大」の検出器へ対応 （100pF, 1000pF） 例: 大面積のSi半導体による荷電粒子センサー etc ΔE 2％ 0％

対策後の効果 電源（VSS）の揺れからの影響のシミュレーション結果 1/10 の電圧感度へ 周波数（Hz） 電圧感度 （ｄB） 電源ラインの揺れの影響を無視できる 現在開発中のアナログ回路からこの回路を導入

アナログASIC = 次世代のX線・ガンマ線観測の「鍵」 (大規模集積回路) MAPMT CdTeイメージャ Siストリップ （マルチアノード光電子増倍管） 浜松の写真 浜松ホトニクス チャンネル数が従来の10～1000倍 ・コンパクトに ・現実的な消費電力に抑えるために アナログASICが必要不可欠

重要な研究項目 「低雑音化」 雑音レベル＜100e-（RMS） 目標 エネルギー分解能＜1keV（FWHM） ２次元アナログASIC 硬X線イメージャ CdTeのピクセル型半導体 （テルル化カドミウム） 目標 エネルギー分解能＜1keV（FWHM） 素粒子実験で使われてきた1000eのASICでは実用的ではない 雑音レベル＜100e-（RMS） ２次元アナログASIC 低雑音のアナログ回路を研究するため 64chアナログASICを開発・ノイズ評価