積分型SOI検出器INTPIX3の研究 東北大学４年素粒子加速器実験 葛山　浩教

目次 ・SOI技術 ・SOI(INTPIX3)について ・実験概要（ペデスタル平均 vs RSTV） ・実験概要 (ペデスタル平均 vs VL2及びVLD) ・実験結果 ・まとめ ・今後について Belle2 実験におけるSOI pixel detector SOI(INTPIX3)について 実験概要（ペデスタル平均 vs RSTV） 実験概要 (ペデスタル平均 vs VL2及びVLD) 実験結果 まとめ 今後について

SOI (Silicon On insulator)技術 バルクCMOS 絶縁層 Silicon wafer SOI (Silicon on Insulator) ２枚のSi基板をInsulator層（絶縁体）を介して張り合わせた基板 SOI (Silicon on Insulator) ２枚のSi基板を絶縁層を介して張り合わせた基板 絶縁層でトランジスタ間が完全に分離 　→高速動作 　→低消費電力 従来のバルクCMOSに比べ高性能

SOI (Silicon On insulator)技術 バルクCMOS 絶縁層 Silicon wafer SOI (Silicon on Insulator) すべてのCPUでSOIが使用されている すべてのCPUでSOIが 使用されている ２枚のSi基板を絶縁層を介して張り合わせた基板 絶縁層でトランジスタ間が完全に分離 　→高速動作 　→低消費電力 従来のバルクCMOSに比べ高性能

SOI pixel検出器について 一つのSOI waferに回路とセンサーを形成 →一体型検出器 SOI検出器の利点 SOI検出器の主な課題 　　　　　　　　→一体型検出器 SOI検出器の利点 　bump bonding が不要 　　　→回路の高集積化 　　　→低物質量化 SOI検出器の主な課題 ・Back gate効果の抑制 ・放射線耐性（小野君の研究参考） 読み出し回路 回路 センサー 従来の半導体 検出器 SOI (Silicon on Insulator) pixel検出器とは ２枚のSi基板をInsulator層（絶縁体）を介して張り合わせた基板で、一方のSi基板をセンサー、 もう一方のSi基板を読み出し回路層として形成したもの 一つのSOI waferに回路とセンサーが一体になっている読み出し回路 SOI pixel 検出器 絶縁層 センサー層 back gate bump bonding部 絶縁層 センサー層 bump bonding部

Back gate 効果とBPW back gateに高い電圧をかけると、その影響で回路が正常動作しなくなる効果。 バックバイアス

Back gate 効果とBPW back gateに高い電圧をかけると、その影響で回路が正常動作しなくなる効果。 バックバイアス Back gate効果を抑えるためにBPW (Buried P Well)を導入

SOI検出器(INTPIX3) 回路の 性能評価 一定時間中にヒットしたシグナルのパルスを積分し、その値を読み出す検出器（積分値は電圧） 読み出し時はADCとして読み出す 領域1 領域2 領域3 領域4 領域5 領域6 領域7 領域8 ピクセルサイズ20 μm×20 μm ピクセル数128×128 個 INTPIX3の性能評価を行っている。 初めてBPWを導入 領域4：BPWなし それ以外：BPWあり （それぞれでBPWの構造が異なる） INTPIX3の性能評価を行っている。

INTPIX3の構造 内部拡大 パッケージ概観 読み出し用SEABUS board(奥) 及びINTPIX専用sub board（手前）

INTPIX３の内部構造 ピクセルと周辺回路から構成されている。 Row addressとColumn addressを指定し、 128×128 pixel Row addressとColumn addressを指定し、 指定されたピクセルの出力を、アンプを介して読み出す。 デコーダー （行指定） デコーダ－（列指定） アンプ 出力 Row addressとColumn addressを指定し、指定されたピクセル の出力を、アンプを介して読み出す。 128×128 出力 ピクセルと周辺回路から構成 デコーダー （行指定） chip

ピクセル回路の内部構造 Vin Vst Cst Vin Vst Cst Q Vstore STORE=Hi V シグナル１ Vin o Qo Vin Vst Cst

ピクセル回路の内部構造 Vin Vst Cst Vin Vst Cst Q シグナル 1 Vstore STORE=Hi V シグナル１ Vin o Vstore Vst o Qo Vin Vst Cst

ピクセル回路の内部構造 Vin Vst Cst Vin Vst Cst Q シグナル 1 シグナル 1 Vstore STORE=Hi V Vin o Vstore Vst o Qo Vin Vst Cst

ピクセル回路の内部構造 Vin Vst Cst Vin Vst Cst Q シグナル 1 シグナル 1 Vstore STORE=Hi V シグナル2 シグナル１ Q シグナル 1 シグナル 1 Vin o Vstore Vst o Qo Vin Vst Cst

ピクセル回路の内部構造 Vin Vst Cst Vin Vst Cst Q シグナル 2 シグナル 1 シグナル 1 シグナル 1 STORE=Hi V シグナル2 Q シグナル 2 シグナル 1 シグナル 1 シグナル 1 Vin o Vst o Vstore Qo Vin Vst Cst

ピクセル回路の内部構造 Vin Vst Cst Vin Vst Cst Q シグナル 2 シグナル 2 シグナル 1 シグナル 1 シグナル STORE=Hi V Q シグナル 2 シグナル 2 シグナル 1 シグナル 1 シグナル 1 Vin o Vstore Vst o Qo Vin Vst Cst

ピクセル回路の内部構造 Vin Vst Cst Vin Vst Cst Q シグナル 2 シグナル 2 シグナル 1 シグナル 1 シグナル STORE=Hi V シグナル2 Q シグナル 2 シグナル 2 シグナル 1 シグナル 1 シグナル 1 Vin o Vstore Vst o Qo Vin Vst Cst

ピクセル回路の内部構造 Vin Vst Cst Vin Vst Cst Q シグナル 2 シグナル 2 シグナル 2 シグナル 1 シグナル STORE=Hi V Q シグナル 2 シグナル 2 シグナル 2 シグナル 1 シグナル 1 シグナル 1 Vin o Vstore Vst o Qo Vin Vst Cst

ピクセル回路の内部構造 Vin Vst Cst Vin Vst Cst 読み出し Q シグナル 2 シグナル 2 シグナル 2 シグナル 1 STORE=Low 読み出し V Q シグナル 2 シグナル 2 シグナル 2 シグナル 1 シグナル 1 シグナル 1 Vin o Vstore Vst o Qo Vin Vst Cst

ピクセル回路の内部構造 リセット Vin Vst Cst Vin Vst Cst Q Vstore STORE=Low LST=Hi V Vin o Vst o Vstore Qo Vin Vst Cst

INTPIX3の読み出し回路の性能評価 INTPIX3の読み出し回路の性能評価を行った。 以下の３つのパラメータを変化させてペデスタルを観測した。 リセット電圧 積分率制御電圧VLD 増幅アンプ制御電圧VL2 読み出し値 シグナルの 積分値 ペ デ ス タ ル Offset信号

RSTV（リセット電圧）の最適化 リセット電圧によってVinのリセット後の電圧が決まる。 Vinを回路が作動する範囲内の最小の値に設定する Vst リセット スイッチ Cst リセット電圧 リセットスイッチ リセット電圧によってVinのリセット後の電圧が決まる。 Vinを回路が作動する範囲内の最小の値に設定する

NMOSの特性 1.8 V drain current drain gate Drain current Gate電圧 閾値 source

RSTV(リセット電圧)の最適化 1.8 V シグナルに対応した 電流が流れる RSTVが最適値のとき RSTVが最適値より低いとき Drain current Vin Drain　current Vin Vo の最適値 シグナルに対応したdrain currentが流れる Vo シグナル Vo シグナル シグナルに対応した drain currentが流れる シグナルに対応したdrain currentが流れない

積分率制御電圧VLD VLDによってコンデンサーにたまる電荷量が変化する。 VLDを変化させても積分値がほとんど変わらないことを確認する 変化させても積分値は ほとんど変わらない 今回の試作機ではVLDを変化させても積分値はほとんど変わらない VLDは抵抗（NMOS）の値を制御する VLDを変化させても積分値がほとんど変わらないことを確認する

増幅アンプ制御電圧VL2 VL2は読み出し速度及び増幅率を制御する VL2を大きくすると積分値が増えることを確認する 増幅アンプ

実験結果

ペデスタルのRSTV依存 NMOSの閾値が約700 mVであることが確認できた。 8つの領域で若干特性が異なることがわかった。 RSTVを400 mV～1200 mVまで設定しそれぞれの領域のペデスタルの大きさを測定した。 黒領域１ 赤領域２ 緑領域３ 青領域４ 紫領域５ 水領域６ 金領域７ 黄領域８ 700mV ペデスタル(ADC) リセット電圧(mV) NMOSの閾値が約700 mVであることが確認できた。 8つの領域で若干特性が異なることがわかった。 　→領域による違いを確認した。

各領域の700 mV付近の傾きの比較 上 750 mV付近 下 650 mV付近 700 mV付近での 立ち上がりの様子を調べた ADC/mV 傾き 領域No 領域1の立ち上がりが他に比べて緩やかなのが分かる。

ペデスタルのVLD依存 VLD を上げてもほとんど変化しないことが確認できた。 VL2 MAX(0.863V) ADC VL2 MID(0.828V) VL2 MIN(0.792) VLD mV VLD を上げてもほとんど変化しないことが確認できた。

ペデスタルのVL2依存 VL2を上げると読み出し量が増加することを確認できた。 VLD MID(0.807) VLD MIN(0.759) ADC VLD MID(0.807) VLD MIN(0.759) VLD MAX(0.856) VL2 mV VL2を上げると読み出し量が増加することを確認できた。

まとめ ・SOIを利用した一体型ピクセル検出器の開発を進めている。 ・3つのパラメータを変化させ、ペデスタルの大きさを測定した。 ・BPWを導入した試作機（INTPIX3）の性能評価を行った。 ・3つのパラメータを変化させ、ペデスタルの大きさを測定した。 　RSTV:約700 mV以上で回路が動作することを確かめ、８つの領域で若干動作が異なることを確認した。 VL2 ,VLD:増幅アンプ制御電圧VL2、積分率制御電圧VLDを変える　 ことによって定性的に期待通りの出力変化を得られた。

今後について 今回解析しきれていないピクセル領域、電圧もあったので、それらを改善し回路の最適化の指標となるようまとめる。 　今回解析しきれていないピクセル領域、電圧もあったので、それらを改善し回路の最適化の指標となるようまとめる。　 　今回のペデスタル測定をもとに回路のパラメータの最適化を行い、今後の最小荷電粒子の飛跡再構成の研究へとつなげる。

バックアップ

Belle2実験におけるビーム衝突点最近傍での検出器 ストリップ型検出器 VS ピクセル型検出器 1 %以下 10 %以上 占有率 構造 20 μm×20 μm ～5 ｃｍ×～100 μm×300 μm センサー部分のサイズ（一つ当り） ピクセル型検出器（INTPIX3） ストリップ型検出器 Belle2実験のビーム衝突点最近傍にピクセル検出器設置予定

Belle2 pixel 崩壊点検出器

ペデスタル平均 ペデスタル平均 　　各領域でガウシアンフィット。 　　その中心値をペデスタル平均とする。 イベント数 イベント数 ADU ADC

ペデスタル平均 ペデスタル平均の定義 各領域でガウシアンフィット。 その中心値をペデスタル平均とする。 この場合ペデスタル平均 は771.8 　　各領域でガウシアンフィット。 　　その中心値をペデスタル平均とする。 イベント数 この場合ペデスタル平均 は771.8 ADC