Belle II SVDに向けた SOI pixel検出器の検討 東北大学　小野 善将、小貫良行、山本均 高エネ研　新井康夫、坪山透 その他SOIPIXグループ 2011/9/18 日本物理学会　＠弘前大学　18aSE_5

SOI検出器 SOI検出器：SOI基板のSubstrate層をセンサーとして使用 BOX(SiO2) Sensor 特徴 SOI Circuit BOX(SiO2) SOI(Silicon On Insulator言う) 特徴 ○モノリシック型検出器 ○SOI CMOSによる読み出し回路 ・寄生容量の大幅減 ・物質量減 ・ラッチアップ耐性 ・・・・etc 半導体検出器の理想形!! 2011/9/18 日本物理学会　＠弘前大学　18aSE_5

SOI検出器は崩壊点検出器に相性がいい。 高エネルギー実験への応用 崩壊点検出器への応用 7GeV e- 4GeV e+ 高速動作：低寄生容量。 位置分解能：モノリシック、PIXOR構造。 物質量：モノリシック、センサー周り寄生容量。 放射線耐性：TID効果に弱いが対策可能。 SOI検出器は崩壊点検出器に相性がいい。 Belle II detector 要求項目 当面の目標 SOIとの相性 高速な動作 40MHz以上 ○ 高い位置分解能 ~ 10um 物質量少ない Si:100um以下 放射線耐性 10Mrad以上 △（○） 2011/9/18 日本物理学会　＠弘前大学　18aSE_5

Belle II SVD最内層に向けた開発 e- e+ 目標：Belle II SVD最内層（Layer#3）に向けて開発。 占有率、ゴースト発生率、物質量などの低下を狙う。 SOI PIXOR (SOI Pixel OR) PIXOR pitch ： φ25um、z40um sampling rate : 42.33MHz 占有率 : < 0.1 (%) Pixel OR数 : 16 OR センサー厚 : 100um trigger latency ： 5us 7GeV 4GeV e- SOI PIXOR Layer#3 e+ 固有位置分解能： PIXOR→φ7um、z11um、　DSSD→φum,zum(ノイズに依存) Layer#3→半径40mmに配置 DSSD (Double-sided Silicon Strip Detector) DSSD pitch ： φ50um、z160um sampling rate : 31.8MHz 占有率 : 6.7 (%) センサー厚 : 300um 現行案 Layer#3 2011/9/18 日本物理学会　＠弘前大学　18aSE_5

SOI PIXORの開発 高エネルギー実験向けのSOI検出器の開発 PIXOR : PIXel OR ①PIXOR構造： pixelとstripの中間構造 ②バイナリ読み出し形式： Hitの有無を判定→デジタル値で出力 ③カウンタを使ったトリガー判定方式 Hitの時間をカウンタで記憶→トリガー判定 PIXOR構造：新しいセンサー構造、pixelとstripの中間構造 バイナリ読み出し形式：電離電荷のアナログ量ではなく、Vthに対するHit判定で1,0を返す。 カウンタ：トリガーが来るまでカウンタでHit情報を格納する。 後でもう一度まとめるが簡単に説明。 PIXOR構造 バイナリ化 カウンタで待つ 2011/9/18 日本物理学会　＠弘前大学　18aSE_5

①PIXOR構造：PixelとStripの特徴 端子 Pixel 端子 有感面積 1 pixel ＝ 1つの処理回路 1 strip ＝ 有感面積大きい ○占有率が低い。 ○センサー寄生容量小さい。 ○ゴーストなし。 ×回路の大きさで位置分解能に制限。 ×占有率が高い。 ×センサー寄生容量大きい。 ×ゴースト発生多い。 ○位置分解能がいい。 2011/9/18 日本物理学会　＠弘前大学　18aSE_5

小さなDSSDを一面で再現して並べたような構造。 ①PIXOR構造：PIXORと全体像 センサー端子→2方向(x,y)に分けてORをとる。 １つのSuper Pixel 2cm角まで可能 Pixel端子 ラダー表記、全体表記、1chip → 2cm角程度 図では読み出し回路はセンサー外へ出ているが、実際はセンサーの上に配置される。 １つのRO chip １ラダーでの配置案（Belle II SVD Layer#3） Sensor PIXOR構造（4 OR） n*n pixel → 2*nの処理回路 小さなDSSDを一面で再現して並べたような構造。 2011/9/18 日本物理学会　＠弘前大学　18aSE_5

①PIXOR構造：利点 Pixelに対する利点 ○位置分解能の制限がなくなる。 （回路面積：n2→2n） Stripに対する利点 ○ゴースト発生、占有率の低下。 例えば、位置分解能高く占有率低くしたい。 →Pixelっぽく作りたい。 →要求の位置分解能のPixelを設定。 →処理回路設定→回路面積→最低のOR数決定。 設計時にPixel ORの数を変えることで、 要求に応じた性能を柔軟に選ぶことができる。 位置分解能、回路面積、占有率、ゴースト発生率、 データ量、S/N、センサー厚… 2011/9/18 日本物理学会　＠弘前大学　18aSE_5

③カウンタを使ったトリガー判定方式 Hit時刻からカウントダウン→0になった時間にトリガーの有無を判定 トリガーはtrigger latency時間遅れる、Hit情報格納する必要。 → カウンタを使ってトリガーを待つ。 Hit → CNT開始 カウンタ値0 トリガー信号と一致 → Hit情報送信 タイミングチャート ※トリガー信号は 　　（イベント時間）＋（trigger latency）後に送信 図を変えよう、LOADもしておこう。 カウンタ初期値LOAD 2011/9/18 日本物理学会　＠弘前大学　18aSE_5

試作：PIXOR1 シンプルな構造をもった試作チップPIXOR1を作成する。 10月にサブミット予定。 Hit判定を選別（バイナリ化） CLKに同期 カウンタの制御 Sensor 各機能のコメント ・discriminator：閾値1段でバイナリ形式のHit情報に変換する ・synchronizer：デジタル回路の入射部→CLKに同期させる＋1CLK分のHitに変換 ・SEQ：カウンタの使用状況を把握して、Hit情報をカウンタに送る ・htc~：実際にカウンタを使って、トリガーが来るまでHit情報をCHに格納しておく。 ・trigger compare：トリガー信号とカウンタの時間経過を比較する。0の場合にトリガーでhit情報 10月にサブミット予定。 デジタル回路 アナログ回路 カウンタ（1個） トリガー信号と比較、判定 2011/9/18 日本物理学会　＠弘前大学　18aSE_5

まとめと予定 SOI検出器は半導体検出器の理想形。 高エネルギー実験向けのSOI検出器：PIXORの開発を始めた。 PIXORは、「PIXOR構造」「バイナリ読み出し」「カウンタによるトリガー判定」の機能を持つ検出器。 シンプルな構造：PIXOR1を10月にサブミット予定。 今後、機能を追加してBelle II SVD最内層へ最適化を行う。 2011/9/18 日本物理学会　＠弘前大学　18aSE_5

バックアップ PIXOR方式：2方向に分ける方法 （シミュレーションから） Belle II SVDのジオメトリパラメータ 予想される占有率、最小データ量 ②バイナリ読み出しと利点 trigger latency時間分待つ方法 放射線耐性、センサークロストークへの対策 バックアップ 2011/9/18 日本物理学会　＠弘前大学　18aSE_5

PIXOR方式：2方向に分ける方法 (1/2) 1 pixel からの2方向に同じ信号波形を出力すること。 2方向の線を互いに絶縁すること。 ピクセル端子からの信号を2方向に分けなくてはいけない。 要求事項 1 pixel からの2方向に同じ信号波形を出力すること。 2方向の線を互いに絶縁すること。 2方向への分け方↓ (a) 1Pixelに2端子 (b) ダイオード分離 (c) ダイオード埋込 2011/9/18 日本物理学会　＠弘前大学　18aSE_5

全ての構造を試作して動作チェックの予定。 PIXOR方式：2方向に分ける方法 (2/2) シミュレーションソフトからの結果 (a) 1Pixelに2端子 (b) ダイオード分離 (c) ダイオード埋込 電離電荷は近い方のpixel端子にほぼ回収。 (TCAD) ダイオード間の容量性クロストーク大きめ。 (SPICE) 電荷回収時にアバランシェ？が起きる。 (TCAD) 全ての構造を試作して動作チェックの予定。 2011/9/18 日本物理学会　＠弘前大学　18aSE_5

Belle II SVDのジオメトリパラメータ ビーム軸からの半径 ： r=38mm ラダー数 ： 8 * 2 = 16枚 1ラダーの有感層 ： 122.88mm*38.4mm 2011/9/18 日本物理学会　＠弘前大学　18aSE_5

予想される占有率、最小データ量 OR数を変えた場合のSVD最内層の占有率の変化とデータ量 ※trigger rate : 30kHz。 ※データ量はHitしたアドレス長分。 ※計算値はDSSDでの占有率からの比で計算。 ※暫定的な値です。 2011/9/18 日本物理学会　＠弘前大学　18aSE_5

②バイナリ読み出しと利点 discriminatorでHit判定→Hitしたか否かの判定を出力 利点（アナログ読み出しと比較して…） Pre-amp後 Shaper後 Discriminator後 図を変えよう。 占有率が低いと予想されるため、pre-amp後の波形はこの程度でOKか? 高速すぎるアンプは電力食べる→トレードオフ 利点（アナログ読み出しと比較して…） ○デジタル値にすることで出力情報量が少なくなる。 ○アナログ回路系の複雑な処理が不要。 ○位置分解能の低下は、PIXOR方式で調整可能。 2011/9/18 日本物理学会　＠弘前大学　18aSE_5

trigger latency時間分待つ方法 Trigger時刻でイベントを選択→trigger latency分Hit情報をためておく必要がある。 ①latency時間分のメモリ ②Hitした時間を記憶 ①latency時間分のメモリ ②Hitした時間を記憶 Hitした time stamp … 1CLK シフト ○とりこぼしがない ×回路面積大きい ×とりこぼしの可能性 ○回路面積小さい 2011/9/18 日本物理学会　＠弘前大学　18aSE_5

trigger latency時間分待つ方法 Trigger時刻でイベントを選択→trigger latency分Hit情報をためておく必要がある。 ①latency時間分のメモリ ②Hitした時間を記憶 ②、カウンタを使う方式を採用 占有率：< 0.1% trigger latency ： 5us （212CLK） →　1 trigger latencyあたり：0.2Hit →　②の方が格納する情報が少ない。 ①latency時間分のメモリ ②Hitした時間を記憶 Hitした time stamp … 1CLK シフト ○とりこぼしがない ×回路面積大きい ×とりこぼしの可能性 ○回路面積小さい 2011/9/18 日本物理学会　＠弘前大学　18aSE_5

放射線耐性、クロストークへの対策 Double SOI構造 Middle siliconに電圧を加えることで、 放射線耐性→TID効果の補償 クロストーク→センサー・Tr間のACカップリングの遮蔽 NMOS 補償電圧 Middle Silicon 蓄積したホールをMiddle siliconの電圧で相殺させる。 センサー・Tr間の容量性カップリングを遮断。 2011/9/18 日本物理学会　＠弘前大学　18aSE_5