集積回路 ４．メモリー回路 松澤　昭 2004年 9月 2004年9月 新大　集積回路.

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1 集積回路 ４．メモリー回路 松澤　昭 2004年 9月 2004年9月 新大　集積回路

2 集積回路 1. VLSIとは？ 2．VLSIの設計から製造まで 3. ＭＯＳトランジスタとCMOS論理回路 4．メモリー回路
6. 回路・レイアウト設計 7. 論理設計とテスト 8. アナログ・デジタル混載集積回路 9. スケーリング則と低消費電力化設計 10．システムLSIとVLSIの今後 2004年9月 新大　集積回路

3 半導体メモリの分類（従来） RAM （Random Access） DRAM 大容量・廉価・・・メインメモリ SRAM 高速・・・キャッシュ
低消費電力・・・携帯機器 ROM （Read Only） Mask ROM 書き換え不可 UVEPROM　紫外線消去・電気的書き込み EEPROM　電気的書き換え フラッシュ　電気的一括消去・書き込み NAND　大容量・廉価 NOR　高速読み出し 2004年9月 新大　集積回路

4 --- データ読み出し専用の半導体メモリ。データは電源を切っても消えない。（これを不揮発性という）
メモリの特徴(従来のROM) ROM --- データ読み出し専用の半導体メモリ。データは電源を切っても消えない。（これを不揮発性という） ＭＲＯＭ：製造工程でデータを書き込み、一度作ると内容を変更できない。大容量、安価。 ＥＰＲＯＭ：電気的に書き込み可能。紫外線照射で一括消去。 ＥＥＰＲＯＭ：電気的に書き込み、消去可能。 フラッシュ：電気的に一括消去・書き込み可能 世界経済の状況によるものの２１世紀初頭には半導体は３０兆円近い世界産業 半分近くがメモリ メモリの８０％がＤＲＡＭ 全世界６０億人 　　１人　　５０００円 うちメモリ　２５００円 　ＤＲＡＭ　２０００円 2004年9月 新大　集積回路

5 メモリの特徴(従来RAM) RAM データの読み出しと書き込みが自由にできる半導体メモリ。データは電源を切ると消える（これを揮発性という)。
　データの読み出しと書き込みが自由にできる半導体メモリ。データは電源を切ると消える（これを揮発性という)。 ＤＲＡＭ：キャパシタに電荷を蓄える事により記憶する。時間の経過とともに蓄積された電荷が減少するのでリフレッシュ（再書き込み）動作が必要。低価格。 ＳＲＡＭ：フリップフロップ回路で構成されており、一度書き込んだデータは電源を切るまで保持される。高速、低消費電力。 世界経済の状況によるものの２１世紀初頭には半導体は３０兆円近い世界産業 半分近くがメモリ メモリの８０％がＤＲＡＭ 全世界６０億人 　　１人　　５０００円 うちメモリ　２５００円 　ＤＲＡＭ　２０００円 2004年9月 新大　集積回路

6 半導体メモリの分類（現在） RAM （Random Access） DRAM 大容量・廉価・・・メインメモリ SRAM 高速・・・キャッシュ
低消費電力・・・携帯機器 　ＦｅＲＡＭ、ＭＲＡＭ（不揮発、高速） ROM （Read Only） Mask ROM 書き換え不可 UVEPROM　紫外線消去・電気的書き込み EEPROM　電気的書き換え フラッシュ　電気的一括消去・書き込み NAND　大容量・廉価 NOR　高速読み出し 2004年9月 新大　集積回路

7 次世代メモリ比較表(2003～2005) Non Volatile RAM DRAM SRAM NOR NAND FeRAM MRAM
OUM Endurance >1015 >1015 (>1015) >1012 WRITE 15n-50n 1n-10n 10us/B 10MB/s 40n-100n 20n-100n 10n-50n Read 15n-50n 1n-10n 20n-100n >10MB/s 40n-100n (20n-100n) 20n Cell Size 8F2 F2 6-12F2 4-6F2 10-20F2 (8-15F2) (5-8F2) Density (bit) 512M/1G 36M/72M (MLC) 256M/512M (MLC) 4G/8G 64M/128M (64M/ 256M) (64M) Power supply voltage 1.8V-2.5V 1.2V-1.8V 1.8V-2.7V 1.8V-2.7V 1.8V-2.5V (1.8V-3.3V) (1.8V-3.3V) Program voltage 1.8V-2.5V 10V 18V 1.8V-2.5V Power Write/Read 1 / 1 1 / 1 >10 / 1 >10 / 1 1 / 1 >10 / 1 (>10 / 1) Interface DRAM SRAM SRAM Like NAND SRAM Like SRAM Like (SRAM Like) 2004年9月 新大　集積回路

8 メモリの構成 ビット線 メモリセル 行デコーダ アドレスピン アドレスバッファ セルアレイ ワード線 列デコーダ マルチプレクサ
入出力バッファ アドレスピン 入出力ピン メモリセル 2004年9月 新大　集積回路

9 DRAMの記憶原理とメモリセル ビット線 読み出し/書き込みのスイッチのオン・オフを制御するための制御信号 ワード線 情報の読み出し書き込み
電荷蓄積容量 情報の読み出し書き込み 当社１Ｍビットでの３層ｐｏｌｙＳｉ技術 １ｐｏｌｙ　キャパシタ ２ｐｏｌｙ　ワード線→メタル層で抵抗減 ３ｐｏｌｙ　ビット線 　折り返しビット線方式 容量に電荷が蓄積されているかどうかで１bitの情報を記憶する。 2004年9月 新大　集積回路

10 1-Transistor 1-Capacitor Cell
等価回路 断面図 ワード線 ビット線 記憶ノード キャパシタ電極 STI DT ＳｉＮ ＣＳ （Ｗ） ＢＰＳＧ Ｂｉｔ　Ｌｉｎｅ　（Ｃｕ） Ｎ+ ＧＣ 当社１Ｍビットでの３層ｐｏｌｙＳｉ技術 １ｐｏｌｙ　キャパシタ ２ｐｏｌｙ　ワード線→メタル層で抵抗減 ３ｐｏｌｙ　ビット線 　折り返しビット線方式 2004年9月 新大　集積回路

11 メモリセル写真 0.175μｍ 256M DRAM ０.１７５μ世代のトレンチ 深さ ７,8μ
ワード線 0.175μｍ 256M DRAM ビット線 STI 0.175μｍ ０.１７５μ世代のトレンチ　深さ　７,8μ ０.１１μ世代のスタック　高さ　0.8μくらい キャパシタ 2004年9月 新大　集積回路

12 リーク電流とリフレッシュ セル電荷のリーク 定期的リフレッシュが必要 １Ｍ 1セルあたりのリーク ８５℃ 0.1pA
　セル電荷のリーク セルに蓄えられた電荷は、時間の経過ともに減少していく。 Ｂｉｔ　Ｌｉｎｅ　（Ｃｕ） ＳｉＮ ＢＰＳＧ ＣＳ （Ｗ） Ｎ+ ＧＣ Ｎ+ ＧＣ Ｎ+ ＧＣ Ｎ+ ＧＣ STI トランジスタリーク ジャンクションリーク DT 　定期的リフレッシュが必要 減少した蓄積電荷を、一定時間おきに 再生する １Ｍ　1セルあたりのリーク 　　８５℃　0.1pA 2004年9月 新大　集積回路

13 ＤＲＡＭセルの種類 トレンチ 段差は平面と同じ 加工容易 工程長 結晶欠陥が起こりやすい スタック 工程比較的短い
Ｐｌａｎａｒ Ｔｒｅｎｃｈ Ｓｔａｃｋ Ｃｅｌｌ Ｐｌａｔｅ Ｃｅｌｌ Ｐｌａｔｅ Ｂｉｔ Ｌｉｎｅ Ｂｉｔ Ｌｉｎｅ Ｐ＋ Ｎ Ｐ ｓｕｂ トレンチ　段差は平面と同じ　加工容易 　　　　　工程長 　　　　　結晶欠陥が起こりやすい スタック　工程比較的短い 　　　　　段差大きく、記憶容量を大きくす 　　　　　ること難しい Ｗｏｒｄ Ｌｉｎｅ Ｗｏｒｄ Ｌｉｎｅ Ａｌ ３ｐｏｌｙ セルキャパシタ ２ｐｏｌｙ １ｐｏｌｙ Ｎ＋ 2004年9月 新大　集積回路

14 ＤＲＡＭ メモリセル メモリアレイと動作原理 回路技術 ＤＲＡＭファミリー ＤＲＡＭ混載技術 2004年9月 新大　集積回路

15 ブロック図と動作タイミング ランダムアクセスメモリの概念ブロック図 メモリチップの構成設計では メモリセル技術の選択 メモリセルアレイの分割
デコーダ、センスアンプ、マルチプレクサの配置の最適化 データ入出力の幅　 　　１、４、８、１６、３２など 2004年9月 新大　集積回路

16 DRAMの読み出し動作 このセンス機構がＤＲＡＭの高速化にとってのネック BL WL セル読み出し信号
セルに蓄えられていた信号がビット線の間で分配される。 　　　　　　　　　　　　　　　　　　　(Charge Sharing) (a)ワード線が選択される前に、セルとビット線が蓄えている電荷量の和 　　　　ＣＢ・ＶBL＋ＣＳ・（Ｖcell－ＶPL） (b)ワード線が選択された後に、セルとビット線が蓄えている電荷量の和 　　　　ＣＢ・(ＶBL + ＶS)＋ＣＳ・(ＶBL ＋ Ｖs－ＶPL) 電荷保存により、 　　　＝ＣＢ・(ＶBL + ＶS)＋ＣＳ・(ＶBL ＋ Ｖs－ＶPL) よって読み出し信号は 　　　　Vs = ＣＳ/（ＣＢ＋ＣＳ）・（Ｖcell　―　ＶＢＬ） 　　　Vs = ＣＳ/（ＣＢ＋ＣＳ）・Ｖcc /２ BL WL VCell VBL ++++ ＣＳ ＣＢ VPL VCell VBL ++++ ＣＢ ＣＳ このセンス機構がＤＲＡＭの高速化にとってのネック VPL VBL +VS VBL +VS ++ ++ ＣＢ ＣＳ VPL 2004年9月 新大　集積回路

17 セル読み出し/増幅動作＝リフレッシュ 電圧 アドレス切り替え プリチャージ期間が必要 多くのビット線を一度に放電充電 動作が遅くなる 時間
ＷＬ（昇圧レベル） Cell Vcc Cell SAP Vs BL BL & Cell Vcc/2 (=VBL =VPL) /BL アドレス切り替え 　プリチャージ期間が必要 　多くのビット線を一度に放電充電 動作が遅くなる　 /SAN /BL 時間 Charge Sharing Sense & Restore Precharge 2004年9月 新大　集積回路

18 ＤＲＡＭのチップ面積・セル面積、動作速度、消費電力のトレンド
トレンチ　段差は平面と同じ　加工容易 　　　　　工程長 　　　　　結晶欠陥が起こりやすい スタック　工程比較的短い 　　　　　段差大きく、記憶容量を大きくす 　　　　　ること難しい 2004年9月 新大　集積回路

19 SRAMの分類 SRAM（Static Random Access Memory） 単体SRAM 汎用品 Low Power SRAM
　　　　　　　　　　　　　　　　 　 　　　　　 -携帯機器､ﾒﾓﾘｶｰﾄﾞ 　　　　　　　　　　　特定用途品　　　　　　　高速 SRAM 　　　　　　　　　　　　　　 　　　　　 -EWS､ｽｰﾊﾟｰｺﾝ､ﾈｯﾄﾜｰｸ機器 　ｵﾝﾁｯﾌﾟﾏｸﾛ　 標準IP 　　　　　　　　　　ｷｬｼｭﾒﾓﾘ 　　　　　　 　 　　 　 　 -EWS､高性能PC 　　　　 　　　　　　　　　　　特定用途IP 　　 　　　　CAM（連想メモリ） 　 -ﾃﾞｰﾀﾍﾞｰｽﾏｼﾝ、ﾈｯﾄﾜｰｸﾙｰﾀｰ　 　　　　多ポートメモリマクロ -ｸﾞﾗﾌｨｯｸｯｽｴﾝｼﾞﾝ 　　　　 高速性、低消費電力性、使いやすさ からＤＲＡＭと棲み分け 小規模には頻繁にロジックと混載されている 性能向上、低コスト、小型化などの観点から SoC (System on a Chip) 化の流れ 単体SRAM　→ オンチップマクロ 2004年9月 新大　集積回路

20 ＳＲＡＭセル Ａ Ｂ ａ Ｈ Ｌ Ｈ Ｈ Ｌ 1 読み or 1 書き ｂ Ｌ Ｈ Ｈ Ｌ Ｈ 0 読み or 0 書き
ﾋﾞｯﾄ線 BL ﾋﾞｯﾄ線 /BL ﾄﾗﾝｽﾌｧｰｹﾞｰﾄ ﾜｰﾄﾞ線WL 〈信号の伝達〉 　　読み出し：　ｾﾙ F/F　 → ﾋﾞｯﾄ線 　　　　　　　　　　　　　　　　　　（小振幅） 　　書き込み: 　ﾋﾞｯﾄ線 　→ ｾﾙ F/F 　　　　　 （ﾌﾙ振幅) Full CMOS 6Tr.セル Ａ Ｂ Flip-Flop (=F/F) ａ　 Ｈ Ｌ 　Ｈ　 Ｈ　 Ｌ 1 読み or 1 書き ｂ Ｌ　Ｈ 　Ｈ Ｌ Ｈ　 0 読み or 0 書き ｃ 　Ｈ Ｌ Ｌ Φ Φ 1 ﾃﾞｰﾀ保持 ｄ Ｌ Ｈ Ｌ Φ Φ 0 ﾃﾞｰﾀ保持 　　　　　　Φ はdon't careの意。Ｈ、Ｌどちらでもよい。 　　 　　A　 B 状態 /BL BL WL 双安定性セル 読み出し　ビット線高インピーダンス 書き込み　ビット線低インピーダンス 　セルをひっくり返せる様に回路定数の最 　適化 2004年9月 新大　集積回路

21 セルの安定性 メガネ特性 Vin Vout=ｆ(Vin) VA VB f1 VA VB f2 安定性とは選択時の安定性のこと
０　　　　　　　　　　　　　　　　　　　　VCC VCC 　０ メガネ特性 準安定点 VA = VB 安定点１ 安定点２ f1 VA　 VB　 VA = f2(VB) VB = f1(VA) f2 F/Fの入出力特性 (＠WL＝High の読み出し状態) ＳＮＭ =Ｓｔａｔｉｃ Noise Margin 安定性とは選択時の安定性のこと 高抵抗ポリシリコン抵抗電流　１ｐＡ トランスファーゲート選択時は０.２ｍＡ Ｅ／Ｅインバータとみなす ﾄﾗﾝｽﾌｧｰｹﾞｰﾄ Vin Vout=ｆ(Vin) 2004年9月 新大　集積回路

22 Full CMOS セル（６Ｔ） １世代で約0.4セル面積 チップサイズは約１.６倍 ＤＲＡＭと同じ傾向 １ビット当たり０.１ｐＡ
△→○：ｾﾙｻｲｽﾞ * P/N領域 well分離が必要 * STI (Shallow Trench Isolation)の 　ﾄﾚﾝﾁ素子分離で分離距離の微細化が可能 ○：特殊ﾌﾟﾛｾｽ不要 * 基本的にCMOS 標準ﾌﾟﾛｾｽ 　　　（微細化のために、特殊ﾙｰﾙは適用） ○：High固定-強 * ｾﾙ安定性に優れる 　　PMOSで能動的にpull-up * ｿﾌﾄｴﾗｰ耐性強い（相対的に） ○：リーク電流小 * CMOS回路　 Full CMOS 6Tr. セル WL １世代で約0.4セル面積 チップサイズは約１.６倍 ＤＲＡＭと同じ傾向 １ビット当たり０.１ｐＡ ０.１μＡの待機時消費電力のＲＡＭ １０年以上の電池保持 ー３０～８５℃　の広範な動作マージン もっとも高性能なメモリセル BL /BL 2004年9月 新大　集積回路

23 Full CMOS セルレイアウト 従来型 点対称型 AA（拡散）/GC（Polyゲート)形状 0.1um世代から、点対称ｾﾙ採用の動き盛ん
　　P-well　　　　N-well　　　　　P-well N-well Load Driver P-well X-fer 直線が基本 ウェル分離が二箇所 複雑な形状 ｳｪﾙ分離は一箇所 0.1um世代から、点対称ｾﾙ採用の動き盛ん 2004年9月 新大　集積回路

24 SRAMの特徴 1 標準CMOSﾌﾟﾛｾｽに対応（Full CMOSｾﾙ） ｾﾙﾃﾞｰﾀが安定（F/Fで記憶、ﾘﾌﾚｯｼｭ動作がいらない）
　　→ 混載ﾒﾓﾘの基本IPとなる Logic回路と混載しても、通常Logicﾌﾟﾛｾｽで製造可 DRAM、Flashなどの混載には専用ﾌﾟﾛｾｽの追加が必要 2004年9月 新大　集積回路

25 SRAMの特徴 2 高速動作可能 → 非破壊読み出し（再書き込み不要） → ﾗﾝﾀﾞﾑｱｸｾｽ最速 （Low latency)
　　→　 非破壊読み出し（再書き込み不要） 　　 最先端ﾛｼﾞｯｸﾌﾟﾛｾｽ活用 （特殊ﾌﾟﾛｾｽ不要)　　などにより 　　→ ﾗﾝﾀﾞﾑｱｸｾｽ最速 （Low latency) 　　　　 ｱﾄﾞﾚｽ入力→ﾃﾞｰﾀ確定までは、最も高速　（周波数は同じでも） clock address Data-out（SRAM) Data-out（DRAM) サイクルタイム (～ 2ns) 2004年9月 新大　集積回路

26 但し、 高速性が必要な分野ではSRAMの使用が必須
セルサイズはDRAMの約 6倍 （時期はDRAMが遅いが） セル面積が大きい　 面積例　 DRAM １Tr.＋１Cap.　：0.2um2 ＠0.1um 　 SRAM 6Tr. 　　：1.2um2 ＠0.1um eDRAM eSRAM 大容量 高速 Mbit化 ｻｲｸﾙﾀｲﾑ <10ns SoC：容量/性能に応じてDRAM/SRAMを使い分け 但し、 高速性が必要な分野ではSRAMの使用が必須 * ｷｬｯｼｭﾒﾓﾘ * ﾈｯﾄﾜｰｸﾙｰﾀｰ/ｽｲｯﾁ * (T) CAM 2004年9月 新大　集積回路

27 講義の内容 １.序（半導体メモリの分類等） ２.DRAM（汎用DRAM、混載用DRAM） ３.SRAM（汎用SRAM、RBCセル）
４.フラッシュメモリ（NOR、NAND） ５.FeRAM ６.MRAM ７.結論 2004年9月 新大　集積回路

28 従来型ＲＡＭは回路に記憶 回路で記憶する場合（RAM) Dynamic type →DRAM ラッチ型→レジスタ、 Static RAM
特徴：　書き換えは速い 　　　　　電源が切れると情報を失う 2004年9月 新大　集積回路

29 ＲＯＭは素子に記憶 素子に情報を記憶させる 電流パスの有無でデータを決める 電流パスには様々な手段がある Mask ROM
ﾏｽｸでｺﾝﾄﾛｰﾙ EPROM/EEPROM/ﾌﾗｯｼｭﾒﾓﾘ 　閾値の変化でｺﾝﾄﾛｰﾙ 状態１ ‘ON’ 状態０ ‘OFF’ 2004年9月 新大　集積回路

30 ﾌﾗｯｼｭﾒﾓﾘ比較表 -Code vs File Storage -
用　　途 要 求 性 能 小型メモリーカード - デジタルスチルカメラ - 携帯音楽機器 - PDA ... 等 ファイルストレージ - シリコンディスク 長　所 : 　　ﾌｧｲﾙ記憶 ﾌﾟﾛｸﾞﾗﾑ時間が速い 消去時間が速い ｼﾘｱﾙﾘｰﾄﾞが速い NAND 短　所 : ﾗﾝﾀﾞﾑｱｸｾｽ時間が遅い ﾌﾟﾛｸﾞﾗﾑ格納 - 携帯電話 - DVD - Set TOP Box BIOS - PC 及び周辺機器 長　所 : ﾗﾝﾀﾞﾑｱｸｾｽ時間が速い ﾊﾞｲﾄ単位でﾌﾟﾛｸﾞﾗﾑ可能 ｺｰﾄﾞ記憶 NOR 短　所 : ﾌﾟﾛｸﾞﾗﾑが遅い 消去が遅い

31 フラッシュのメモリセル ﾄﾞﾚｲﾝｺﾝﾀｸﾄ Active Area Isolation (STI) ワード線 （制御ゲート） 浮遊ゲート
ソース線 （M0配線） ビット線（M1配線） 2004年9月 新大　集積回路

32 NORフラッシュの等価回路 ビット線 メモリセル 2004年9月 新大　集積回路

33 フラッシュメモリ 積層ゲートセルの断面図 トランジスタ記号 ゲート電圧は制御ｹﾞｰﾄから与える 浮遊ゲートは絶縁膜で覆われている
フラッシュメモリ　積層ゲートセルの断面図 ＶＣＧ 制御ゲート Vs Vd Vsub Vcg トランジスタ記号 ソース Ｖｓｓ ドレイン Ｖｄｄ 浮遊ゲート ＶＤ 接地 ｎ＋ ｎ＋ ｐ 接地 ゲート電圧は制御ｹﾞｰﾄから与える 浮遊ゲートは絶縁膜で覆われている 浮遊ゲートに電子を出し入れすることでデータ書き込み ゲート酸化膜･･･tunnel酸化膜　～10nm 2004年9月 新大　集積回路

34 書き込み状態とチャネルの状態 チャネルが出来て電流流れる チャネルが出来ず導通しない 浮遊ゲート ドレイン （Ｖｄ） ソース （Ｖｓ） ｎ＋
制御ゲート ｐ （ａ）初期状態 （ｂ）書き込み状態 チャネルが出来て電流流れる チャネルが出来ず導通しない 2004年9月 新大　集積回路

35 制御ｹﾞｰﾄからみたしきい値を変化させて
フラッシュの記憶状態 ドレイン電流（Ｉｄ） （ドレイン電圧 Ｖｄ＝一定） Ｖｄ （ａ）初期状態 （ｂ）書き込み状態  シフト Ｖｃｇ Ｉｄ Ｖｓ ０ １Ｖ ５Ｖ 制御ゲート電圧（Ｖｃｇ） 制御ｹﾞｰﾄからみたしきい値を変化させて データを記憶する 2004年9月 新大　集積回路

36 Die Photomicrograph of 32Mb Flash EEPROM
Boot Block Shown here is the die photomicrograph of the 32Mb flash EEPROM. Most of the peripheral circuits are placed at the center of the chip to minimize the bit line and word line delay. Memory cell array is divided into 4Mb x 8 planes. This is 4Mb sub-array and this is the 64kB block. This area is charge pump circuit for 1.8V operation. Sense amplifier is placed here. The die size is 46.04mm2. S/A Address Buffer I/O Buffer Charge Pump 64KB 4Mb Sub-Array Die Size: x 4.54=46.04mm2 2004年9月 新大　集積回路

37 講義の内容 １.序（半導体メモリの分類等） ２.DRAM（汎用DRAM、混載用DRAM） ３.SRAM（汎用SRAM、RBCセル）
４.フラッシュメモリ（NOR、NAND） ５.FeRAM ６.MRAM ７.結論 2004年9月 新大　集積回路

38 NANDフラッシュのメモリセルと等価回路
ビット線コンタクト 選択ゲート 制御ゲート ドレイン/ソース側に 選択トランジスタを持つ 直列接続の二層ゲート トランジスタ 浮遊ゲート ソース線 2004年9月 新大　集積回路

39 256M-NAND型ﾌﾗｯｼｭのﾁｯﾌﾟ写真 10.000mm 12.976mm 2004年9月 新大　集積回路

40 256M NAND型フラッシュの仕様 書き込み単位 528バイト 読み出し単位 528バイト 消去単位 16kバイト
書き込み単位　　　　　　　528バイト 読み出し単位　　　　　　　528バイト 消去単位　　　　　　　　　　16kバイト 入出力サイクルタイム　　50ns 書き込み時間　　　　　　　200μs/528バイト 読み出し時間　　　　　　　25μs/528バイト 消去時間　　　　　　　　　　2ms/16kバイト 電源電圧　　　　　　　　　　2.7V～3.6V 消費電流　　　　　　　　　　10mA 読出し性能よりも コスト （ページ読み出しで 転送レート確保） 2004年9月 新大　集積回路

41 NANDは大容量化に適している メモリセルが小さい 縦横の線の交差点がメモリセルとなる単純な構造のためメモリセルを小さく作ることができる
2004年9月 新大　集積回路

42 NAND型メモリセル平面図 選択ゲート線 ワード線(16本) アクティブ領域 素子分離領域 (STI) ビット線コンタクト
NORのセル 素子分離領域 (STI) This slide shows the top view schema of memory cells. The red lines are active area on the silicon substrate. The vertical lines are polycide lines. There are 18 lines between two contacts. Two yellow lines correspond to select transistors. 16 blue lines are word-lines. The memory cell is a intersection between a straight active area line and a straight polycide word-line. ビット線コンタクト ソース線コンタクト 特徴 ⇒ ・構成が極めて簡単 ・コンタクト数が少ない 微細化が容易 2004年9月 新大　集積回路

43 NAND型メモリセル断面図(BL方向) ワード線(16本) A A’ A ビット線 A’ ワード線(16本) 選択ゲート線 選択ゲート線
2004年9月 新大　集積回路

44 NAND型メモリセル断面図(WL方向) 2nd-フローティングゲート(FG) ワード線 1st-FG B B’ ワード線 (16本) Si
素子分離領域 (STI) B B’ 2004年9月 新大　集積回路

45 新技術 (Shallow Trench Isolation)
素子分離技術の改良 従来 (LOCOS) 新技術 (Shallow Trench Isolation) 1st FG 2nd FG 2F F 2F 1.2F F 1.2F BL-pitch：73% 2004年9月 新大　集積回路

46 STI メモリセル断面構造(256M-NAND) WL Cell size : 0.29μm2 0.3μm 0.25μm 2004年9月
新大　集積回路

47 NANDフラッシュの読み出し “１”セルのセル電流 “１” “０” セル電流 ０V ゲート電圧 ４．５V 2004年9月 新大　集積回路

48 NANDの読み出し メモリの読み出し電流 メモリセル 多数のメモリセルが直列に接続されているので、メモリの読み出し電流が少ない。
多数のメモリセルを同時に読み出すことで、高速なデータ転送を実現。 2004年9月 新大　集積回路

49 NANDの読み出し方法 CLE ALE WE 50ns RE Data Busy 25μs コマンド アドレス 528バイトデータ出力
ページモード導入により転送レート上げる ･･･まとまった量のデータ出し入れに最適 →ファイルストレージ･･･ 2004年9月 新大　集積回路

50 NAND型メモリの書込み・消去の原理 書込み 消去 CG 18V CG 0V FG FG 0V 20V (p-well) “0” “1”
セルのしきい値電圧 セルのしきい値電圧 2004年9月 新大　集積回路

51 書込み動作時の印加バイアス NAND NOR CG CG 18V 10V FG FG 0V 0V 0V 5V
ゲート長の縮小が可能 2004年9月 新大　集積回路

52 書込み動作時の消費電流 NAND NOR CG CG 18V 10V FG FG 0V 0V 0V 5V 消費電流：大
大量データの一括書込みが可能 高速書込み(ページモード） を実現 2004年9月 新大　集積回路

53 NANDの書き込み方法 CLE ALE 50ns WE アドレス 528バイトデータロード コマンド コマンド Data Busy
2004年9月 新大　集積回路

54 NANDフラッシュの書き込み １８Ｖ 書き込み禁止 ＢＬ＝３．３Ｖ 書き込み ＢＬ＝０Ｖ ０Ｖ ０Ｖ ＳＳＬ Ｖｃｃ 書き込みセル １０Ｖ
ＳＳＬ　Ｖｃｃ 書き込みセル １０Ｖ Ｖpass ０Ｖ ０Ｖ １８Ｖ Ｖpgm １８Ｖ ０Ｖ １０Ｖ ８Ｖ ８Ｖ Ｖpass ０Ｖ 書き込み禁止セル ＧＳＬ　０Ｖ ０Ｖ 2004年9月 新大　集積回路

55 Start of Mass Production
メモリセル面積の縮小 10 LOCOS SA-STI MLC 1 SA-STI Cell Size ( um2 ) 0.25um Multi Level Cell 0.1 0.175um 0.13um 0.01 ‘93 ‘94 ‘95 ‘96 ‘97 ‘98 ‘99 ‘00 ‘01 ‘02 ‘03 ‘04 Start of Mass Production 2004年9月 新大　集積回路

56 NAND Flash Memory ロードマップ
1996 128Mb SLC 256Mb SLC 512Mb SLC 1997 1998 1999 2000 2001 2002 2003 2004 1Gb SLC 2Gbit MLC Capacity Year 4Gbit MLC 1Gbit MLC 0.4um 0.25um 0.16um 0.13um Design Rule Maximum MLC : Multi Level Cell 2Gb SLC 0.10um MLC NAND SLC NAND MLC Technology Large Capacity 2004年9月 新大　集積回路

57 NAND Flash Card Line Up Industrial Use Digital Consumer Smart MediaTM
SD Card Multi Media Card NAND Flash Drive ATA Card Compact FlashTM ~2GB ~1GB ~128MB ~64MB Large Capacity Compatible w/ HDD PC Card Mid Capacity Thin ! Lowest Cost Small Secured Thin Digital Camera MP3 , IC Recorder Note PC Networking Server Mobile Phone PDA FA Robot ATM / CD POS System Car NAVI Digital CAM Coder No controller inside NAND + Controller Industrial Use Digital Consumer 2004年9月 新大　集積回路

58 シリコンオーディオ市場動向 ■ CD並の音質を1分/1メガバイトで実現
市場規模　 1999年 MP３プレーヤの市場導入を契機に 年率 72% の成長が期待される ・ｼﾘｺﾝｵｰﾃﾞｨｵ台数　　:　　 270万台 ／ 2000年 　　　　　　　1000万台 ／ 2003年 ( ｿｰｽ ： 野村証券金融研究所) ■ CD並の音質を1分/1メガバイトで実現 　　　MP3 / AAC / Twin VQ / Atrack3等の圧縮技術 ■ ｲﾝﾀｰﾈｯﾄ配信 / CDからのRipping 　　　Kiosk端末等からのダウンロード　 ■ 音楽著作権に対応 　　　　　 メモリースティック / SDカード / ID付きSmartMedia 64Mﾊﾞｲﾄで1時間録音再生 ページプログラムによる高速書込み

59 その他の市場動向 TV ゲーム Set Top Box 携帯電話 ■ ｲﾝﾀｰﾈｯﾄ通信等の高機能化によるﾃﾞｼﾞﾀﾙｺﾝﾃﾝﾂ等の格納
大容量ﾌﾗｯｼｭﾒﾓﾘの搭載 Set Top Box ■ ｱﾌﾟﾘｹｰｼｮﾝｿﾌﾄ、ﾃﾞｼﾞﾀﾙｺﾝﾃﾝﾂ等の格納 大容量ﾌﾗｯｼｭﾒﾓﾘの搭載 携帯電話　 ■ データ転送速度の大幅向上 (exp.CDMA2000,WCDMA) 　　　　　　　　　　　静止画/動画、デジタルコンテンツ等の本格通信始まる 　　　　　　　　　　　データ格納先として大容量ﾌﾗｯｼｭ / ﾘﾑｰﾊﾞﾌﾞﾙﾒﾃﾞｨｱの搭載

60 講義の内容 １.序（半導体メモリの分類等） ２.DRAM（汎用DRAM、混載用DRAM） ３.SRAM（汎用SRAM、RBCセル）
４.フラッシュメモリ（NOR、NAND） ５.FeRAM ６.MRAM ７.結論 2004年9月 新大　集積回路

61 ＦｅＲＡＭとＤＲＡＭのメモリセル構成 セル構造 ＦｅＲＡＭ ＤＲＡＭ ﾋﾞｯﾄ線 ﾋﾞｯﾄ線 ﾜｰﾄﾞ線 ﾜｰﾄﾞ線 ﾌﾟﾚｰﾄ電極
（一定電位） 常誘電体を 使用したｷｬﾊﾟｼﾀ ﾌﾟﾚｰﾄ電極 （ﾊﾟﾙｽ駆動） 強誘電体を 使用したｷｬﾊﾟｼﾀ ＦｅＲＡＭ ＤＲＡＭ 2004年9月 新大　集積回路

62 強誘電体結晶構造と電気特性 2004年9月 新大　集積回路

63 平面型キャパシタ型メモリセルの断面図 強誘電キャパシタ 　　下部電極 兼　プレート線 2004年9月 新大　集積回路

64 講義の内容 １.序（半導体メモリの分類等） ２.DRAM（汎用DRAM、混載用DRAM） ３.SRAM（汎用SRAM、RBCセル）
４.フラッシュメモリ（NOR、NAND） ５.FeRAM ６.MRAM ７.結論 2004年9月 新大　集積回路

65 MRAMセルの構造 MRAM ： MTJ素子をメモリセルに利用したMagnetic Random Access Memory
従来の半導体メモリとは異なり、 HDDと同様の磁性（スピン）原理で“1/0”を記憶する MTJ素子 （Magnetic Tunneling Junction） ビット線 ワード線 MRAM ： MTJ素子をメモリセルに利用したMagnetic Random Access Memory （MTJ素子は直交する2つの金属配線間に配置） 2004年9月 新大　集積回路

66 MRAMセルの動作原理 MTJ 書き込み 読み出し “0”データ “0” “1”データ “1” 発生磁場 自由層（強磁性層）
電流 発生磁場 自由層（強磁性層） “0”データ “0” ＋ － MTJ 固定層（強磁性層） 低抵抗状態（“0”データ） 電流 “1”データ “1” ＋ － 高抵抗 状態（“1”データ） 2004年9月 新大　集積回路

67 TMR(Tunnel MagnetoResistance)効果
反平行状態 e 自由層 MTJ トンネル絶縁膜 固定層 5 2004年9月 新大　集積回路

68 メモリセルの選択方法 書き込み 読み出し “1” “0” TMR効果 Switching threshold
選択ワード線 選択ビット線 書き込み 読み出し “1” “0” 1.5 1.4 1.3 1.2 1.1 1 - 600 400 200 H ( Oe ) Resistance 45 % t Al =0.8 nm RA= 0.8 k Ωμ m 2 Anti parallel parallel TMR効果 選択MTJ Switching threshold Hk2/3=Hy2/3 +Hx2/3 H1 H2 HX Hy HK 2004年9月 新大　集積回路

69 読み出しセルの選択(Tr型) MTJ Cross section CMOS 2004年9月 新大　集積回路

70 MRAMの特徴とターゲット 102 106 1010 1014 1018 Endurance Flash FeRAM MRAM 1 10-2
102　　　　106　　　1010　　　　1014　　　　1018 Endurance Cycle time／ｎｓ-1 1 10-2 10-4 10-6 10-8 Mobile phone Flash FeRAM Mobile/PDA-work memory etc. MRAM 2004年9月 新大　集積回路

71 MRAMの特徴と克服すべき課題 特徴（長所） 課題
MTJ 特徴（長所） 書き換え回数無制限 & 高速Read/Write 　　　　　 →　Non-volatile ”RAM” 電流書き込み型 →　低電圧化 積層容易性 →　大容量化 選択トランジスタ削除（クロスポイント型)可能 →　大容量化 混載容易性 課題 書き込み電流の低減 “1/0”信号差増大= MR比向上によるS/N比改善 素子微細化に伴う課題（書き込み電流） 量産性などの検討 Possibly not necessary 2004年9月 新大　集積回路

72 不揮発メモリ市場の拡大 MRAM application Non volatile RAM RAM ROM
Instant on DRAM SRAM Set Top Box Non-volatality Low power PDA Instant on PC Non-volatile Moblie phone RAM ROM Mobile AV Flash Memory EPROM MaskROM High rate High data transfer Digital video Digital camera High performance storage ROM present future 2004年9月 新大　集積回路

73 講義の内容 １.序（半導体メモリの分類等） ２.DRAM（汎用DRAM、混載用DRAM） ３.SRAM（汎用SRAM、RBCセル）
４.フラッシュメモリ（NOR、NAND） ５.FeRAM ６.MRAM ７.結論 2004年9月 新大　集積回路

74 結論 代表的な半導体メモリの特徴 汎用ＤＲＡＭ：大容量、低価格、揮発性 汎用ＳＲＡＭ：高速、揮発性
　　代表的な半導体メモリの特徴 汎用ＤＲＡＭ：大容量、低価格、揮発性 汎用ＳＲＡＭ：高速、揮発性 ＮＡＮＤ型フラッシュメモリ：　　　　　　　　　　　　　　　　　　　　大容量、低価格、不揮発性 FeRAM：高速、不揮発性 MRAM：高速、不揮発性 　　　特徴を生かした市場を形成 2004年9月 新大　集積回路