集積回路 2.　ＶＬＳＩの設計から製造まで 松澤　昭 2004年 9月 2004 9月 新大　集積回路.

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1 集積回路 2.　ＶＬＳＩの設計から製造まで 松澤　昭 2004年 9月 2004 9月 新大　集積回路

2 集積回路 1. VLSIとは？ 2．VLSIの設計から製造まで 3. ＭＯＳトランジスタとCMOS論理回路 4．メモリー回路
6. 回路・レイアウト設計 7. 論理設計とテスト 8. アナログ・デジタル混載集積回路 9. スケーリング則と低消費電力化設計 10．システムLSIとVLSIの今後 2004 9月 新大　集積回路

3 MOSトランジスタとCMOS論理回路 2004 9月 新大　集積回路

4 MOSトランジスタ 2004 9月 新大　集積回路

5 トランジスタの構造 Poly Silicon W SiO2 p型基盤 n n L 2004 9月 新大　集積回路

6 LSI 製造工程：基本 熱酸化 ① ③ 熱酸化 ② ④ LSIは露光・エッチング・酸化・成長などで作られる 露光・現像 窒化膜エッチング
ゲート酸化膜 窒化膜 酸化膜 ① ③ CVD （化学気相成長） 熱酸化 素子間分離酸化膜 多結晶Si膜 ② ④ 2004 9月 新大　集積回路

7 ＩＣ製造工程：基本 ⑤ ⑦ ⑥ ⑧ ゲート イオン注入 ゲート 更にイオン注入・配線金属形成なども用いられる 露光・現像
多結晶Si膜エッチング 絶縁膜 ゲート電極形成 ⑤ ⑦ コンタクト アルミ配線 ⑧ ゲート ソース ドレイン イオン注入 ソース・ドレイン形成 ゲート ⑥ 2004 9月 新大　集積回路

8 製造工程：最新 最新のシリコンプロセスではSTI( Shallow Trench Isolation)
シリサイド形成、ポケット注入などの技術が用いられている。 ●　分離形成 Psub STI STIエッチング 側壁酸化 NSG成長 CMP ●　ウエル注入 Pwell注入 チャンスト注入 Vt注入 アニ－ル ●　ゲート酸化、ゲート形成 ゲート酸化 ゲート注入 ゲート形成 ●　ソース、ドレイン（LDD)形成 ポケット注入 RTA熱処理 ●　サイドウオール形成、S/D注入 S/D注入 Coスパッタ 2004 9月 新大　集積回路 National Panasonic

9 CMOS論理回路 2004 9月 新大　集積回路

10 VLSIの設計フロー システム設計から物理設計まで 2004 9月 新大　集積回路

11 ＶＬＳＩ設計フロー 機能設計 論理合成 論理設計 マスク設計 プロセス テスト 論理図と論理シミュレーション 機能図によるＬＳＩの機能設計
１チップ自動レイアウト 標準セル レチクル（ガラス原板） MN3456 所望の動作を実現する為の ＨＤＬを論理合成ソフト 論理が正しいことを 論理図をもとに標準セル 出来上がったチップの ＬＳＩの機能を機能図又は により論理図に変換 シミュレーションで ROM/RAM等の部品を 動作の検証 ＨＤＬで記述し検証 確認 配置・配線 タイミング図 ck (1kHz) keyck (25Hz) reset_ sw res re 1 s 機能図によるＬＳＩの機能設計 module KeyScan(CLOCK,RESET,SIN,SCAN,VAL) input CLOCK,RESET [3:0] SIN; output SCAN,VAL; reg clk,rst; clk or psedge rst) begin if(rst) r_scan <= 4'd0; else case(Init) 1'b1:r_scan <= 4'd8; // Cobstant: r_scan[3:0] 1'b0: case( Scanning ) 1'b1:r_scan <= { r_scan[3] , r_scan[2] , r_scan [1] } 1'b0:r_scan <= r_scan; default: r_scan <= 4'bx; endcase end 自動配置配 線 VDD VSS ハードウェア記述言語（ＨＤＬ） によるＬＳＩの機能設計 2004 9月 新大　集積回路

12 アプリケーション・ 設計フェーズに応じた適切なIPモデルを提供 QuickTurn/Mercury・CoBALT
システムレベル設計フロー システム仕様モデル SES/Workbench 仕様設計 プロトタイピング 性能解析 動作モデル　C C、C++、Cadence/SPW Synopsys/COSSAP他 ｼｽﾃﾑ検証 アルゴリズム設計 検証ﾓﾃﾞﾙ ハードソフト分割 CoWare/N2C 性能ﾓﾃﾞﾙ ハードウェア 組み込みソフト HW/SW 協調設計 ｼｽﾃﾑ設計 合成ﾓﾃﾞﾙ ﾊｰﾄﾞ動作記述 C・RTC IP アプリケーション・ 設計フェーズに応じた適切なIPモデルを提供 （CPU、ペリヘラル、 メモリなどのモデル） 高位合成 QuickTurn/Mercury・CoBALT エミュレーション 協調検証 RTL記述 C ﾁｯﾌﾟｲﾝﾌﾟﾘ 設計 機能・論理検証 協調検証 2004 9月 新大　集積回路

13 アーキテクチャ設計 2004 9月 新大　集積回路

14 動作記述 2004 9月 新大　集積回路

15 -- KUE-CHIP2 RTL Description in VHDL Version 0. 30 1997/Jul
-- KUE-CHIP2 RTL Description in VHDL Version /Jul./07 -- Copyright 1997 ASTEM RI Written by H. Kanbara library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; use WORK.pkg_kue2.all; entity kue_chip2 is port(CLOCK_p : in std_logic; RESET_p : in std_logic; DBI_p : in std_logic_vector(7 downto 0); SP_p : in std_logic; SI_p : in std_logic; SS_p : in std_logic; SET_p : in std_logic; ADR_INC_p : in std_logic; ADR_DEC_p : in std_logic; OBS_SEL_p : in std_logic_vector(3 downto 0); IBUF_FLG_IN_p : in std_logic; OBUF_FLG_IN_p : in std_logic; OP_p : out std_logic; PHASE_p : out std_logic_vector(4 downto 0); AB_p : out std_logic_vector(8 downto 0); OB_p : out std_logic_vector(7 downto 0); DBO_p : out std_logic_vector(7 downto 0); MEM_OB_p : out std_logic; MEM_RE_p : out std_logic; MEM_WE_p : out std_logic; IBUF_FLG_CLR_p : out std_logic; IBUF_RE_p : out std_logic; PANEL_RE_p : out std_logic; OBUF_WE_p : out std_logic ); end kue_chip2; VHDL記述 2004 9月 新大　集積回路

16 Verification Navigator
RTL設計品質を高める RTL RTL構文チェック RT qualify module top(clk,i1,i2,o1,o2); input clk; input i1,i2; output o1,o2; assign w1 = i1 & i2; assign w2 = i1 | i2; clk) begin o1 = w1; end o2 = w2; endmodule 後工程の制約違反を事前に回避 コードカバレッジ チェック Verification Navigator テストベクタ …………………… RTLの機能検証抜けをなくす 2004 9月 新大　集積回路

17 論理合成 2004 9月 新大　集積回路

18 動作の検証 2004 9月 新大　集積回路

19 フロアプラン（物理）と論理合成とテスト設計
ブロック間タイミング調整 フロアプラン実施 長距離配線の発見 長距離配線に対し自動で対策 処理時間：約3分 挿入バッファ数：約2500 工数削減効果：数日→約3分 2004 9月 新大　集積回路

20 フロアプランと論理合成 合成条件の生成 合成用ブロック入出力 タイミング制約を生成 2004 9月 新大 集積回路
set_input_delay clock [get_clocks {clk81s}] -fall -min -add_delay [get_ports {iopctr1db_11}] set_input_delay clock [get_clocks {clk81s}] -rise -max -add_delay [get_ports {ipdrcr_21}] set_input_delay clock [get_clocks {clk81s}] -rise -min -add_delay [get_ports {ipdrcr_21}] 合成用ブロック入出力 タイミング制約を生成 2004 9月 新大　集積回路

21 配置合成 物理設計技術と論理タイミング技術を融合。 配置合成により高速高密度可能な配置を実現 できるようになった。 従来手法 タイミング違反
2004 9月 新大　集積回路

22 実配線タイミング検証 IR-Drop閾値を満足 歩留り向上 電圧降下の解析 2004 9月 新大　集積回路

23 現在の配線 Cu Interconnect MOS Tr 現在はAlからCuに配線材料が変化している。
民生用SoCでも配線層数は６層以上が多く、配線間は柱のようなスタックトビアで接続されている。 0.5um MOS Tr W plug Cu Interconnect 松下電器 2004 9月 新大　集積回路

24 アナ・デジ混載SoC：DVDの完全ワンチップ化
高性能アナログを含むDVDの全機能を0.13um技術を用いてワンチップに集積した。 0.13um, Cu 6Layer, 24MTr Okamoto, et al., ISSCC 2003 We succeeded in the development of mixed signal SoC which integrates full DVD system using Matsushita’s Cu 6 layer 0.13um technology and published it on this ISSCC 2003. The paper was selected as best three papers in this ISSCC. Point is not circuit technology itself, but totally high design quality to integrate full system in advanced process. We need new development strategy and design system to develop it in a short time with high design quality. 2004 9月 新大　集積回路

25 チップと入出力ピン 回路領域 回路領域の１辺 a 回路領域の面積 Pinの幅 b チップのpin数
A = a2 Pinの幅 b チップのpin数 ４(a/b) 面積が４倍になってもピン数は２倍にしかならない． 回路領域 a b 2004 9月 新大　集積回路

26 集積回路技術の特性 同一回路の大量生産によるコスト低減 微細化による性能改善 消費電力の低減 集積化による信頼性向上
２次元平面上のレイアウトによる制限 入出力ピンの制限 2004 9月 新大　集積回路

27 VDEC （東京大学大規模集積システム設計教育研究センター）の利用 http://www.vdec.u-tokyo.ac.jp/
大規模集積回路を設計しよう VDEC （東京大学大規模集積システム設計教育研究センター）の利用 2004 9月 新大　集積回路

28 VDECの役割 2004 9月 新大　集積回路

29 VDECの試作サービスの流れ 2004 9月 新大　集積回路