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FPGA向けRTL設計スタイルガイドセミナー 開催報告
2011年12月16日（金）にＰＡＬＴＥＫ新横浜本社にて開催した 『FPGA向けRTL設計スタイルガイドセミナー 』の開催報告です。 参加者の皆様の参加理由、参加した満足度などを記載しています。 定員30名に対し、40名以上のお申込みいただきました。 ■ 満足度 ■ 本セミナー参加理由 参加者の80% 以上の方がセミナー内容に 満足と答えています。 将来への備え、トラブルへの対応という参加者がほとんどでした。 ■ 本セミナーへの要望・コメント たくさんのご要望、コメントいただきありがとうございました。今後のセミナー改善の参考にさせていただきます。
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■ 第2回 『FPGA向けRTL設計スタイルガイドセミナー 』
■ 本セミナーアジェンダ別 興味度合い 全アジェンダにおいて、参加者の皆様の興味は高いものでした。その中でも興味度合いの高いセッションは以下でした。 ・FPGA設計でのLVDS、PLL周辺回路作成ノウハウ ・テストベンチ記述の基本 ■ 現在・今後に必要なソリューション 1位：記述スタイルの社内統一化 2位：アサーション検証 3位：コードカバレッジ ■ 第2回 『FPGA向けRTL設計スタイルガイドセミナー 』 12月開催と同内容にて開催いたします。前回参加できなかった方のお申込みをお待ちしております。また、本セミナーが有効だと思われる関係部署・同僚の方がいらっしゃいましたら本案内を紹介いただければ幸いです。 日時 ： 2012年4月13日（金） 10:00 ～ 18:00 (受付開始 9:30～） 会場 ： 株式会社ＰＡＬＴＥＫ 新横浜本社 11F セミナールーム 詳細・お申込み
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