6. 順序回路の基礎 五島 正裕.

Presentation on theme: "6. 順序回路の基礎 五島 正裕."— Presentation transcript:

1 6. 順序回路の基礎 五島 正裕

2 組み合わせ回路 と 順序回路 組み合わせ回路 (combinational circuit) 無記憶 現在の入力 ⇒ 出力 ex)
0101…0…0 ⇒ 0 0101…1…0 ⇒ 0 順序回路 (sequential circuit) 記憶 入力の履歴 ⇒ 出力 0101…1…0 ⇒ 1

3 記憶素子 の 原理 記憶 ループのある回路の安定状態 ループのある回路 安定 不安定（発振） 1 不安定（発振） 安定

4 記憶素子の基礎 フリップ・フロップ (flip-flop : FF) 論理ゲートで構成 2個の NOT からなるループ 2つの安定状態
1bit を記憶 1 1

5 記憶素子の基礎 SR-ラッチ (Set/Reset-latch) S でセット，R でリセット ※ 普通は，両方とも ON にはしない s’
q q’ q’ q r’ r -latch S R SR-latch

6 SR-ラッチ の動作 s s 1 r q q r 入力変化 入力変化 入力変化 安定状態 安定状態 状態遷移 状態遷移 状態遷移

7 SR-ラッチ の動作 s s 1 r q q r 入力変化 入力変化 入力変化 安定状態 安定状態 状態遷移 状態遷移 状態遷移

8 非同期式／同期式 順序回路 time 非同期式 (Asynchronous) 入力の変化 ⇒ 状態遷移 入力
クロック (clock) 入力の変化 time 入力 状態 time clock 入力 状態

9 非同期式／同期式 順序回路 非同期式 同期式 x 入力 組み合わせ 回路 出力 入力 組み合わせ 回路 出力 Y y 遅延要素 記憶素子
クロック 非同期式 同期式 y = f (x, Y) y = f (x, y) 記憶素子 ⊂ 非同期式回路

10 非同期式／同期式 順序回路 非同期式回路 設計がより難しい ex) 入力が同時に2つ変わると，実際上 設計不能
本質的に非同期的な部分には不可欠 同期式回路 設計がより容易 「非同期な部分を記憶素子部に閉じ込めた」

11 同期式順序回路の例 D clock 記憶素子： クロックが「入った」とき， 入力 ⇒ 出力

12 ポジティブ・エッジ・トリガ D-FF D Q time clock D Q

13 ポジティブ・エッジ・トリガ D-FF clock Q Q’ D

14 ポジティブ・エッジ・トリガ D-FF clock = 0 D Q D Q clock = 1

15 入力をサンプリングするタイミング （狭義の）FF クロックの立ち上がり（立ち下がり） エッジ・トリガ型 (edge-trigger)
ポジティブ（ネガティブ）エッジ・トリガ マスタ―スレーブ型 (master-slave)

16 入力をサンプリングするタイミング ラッチ (latch) 常時 ？？ SR ラッチ クロックが 1（または 0）の間
レベル・トリガ型 (level-trigger)？ D ラッチ 「危険」なので，あまり使わない

17 D-FF 以外の FF D-FF 以外の FF SR-FF (Set/Reset) S でセット，R でリセット T-FF (Toggle)
JK-FF (??) J でセット，K でリセット，両方でトグル D-FF より高機能 バラ IC（ex. 74シリーズ）で作ったときは重要だったが… LSI ではそうでもない

18 今日のまとめ

19 今日のまとめ 順序回路 入力の履歴 同期式順序回路 組み合わせ回路 + 記憶素子 記憶素子 エッジ・トリガ D-FF が重要

20 今後の予定 12/ 8 順序回路の簡単化 機能的な順序回路 12/15 ?