DDRターミネーションレギュレータの使用法 － 何個のメモリを駆動できるのか －

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1 DDRターミネーションレギュレータの使用法 － 何個のメモリを駆動できるのか －
FPGA+DDR設計で不具合回避のためにも軽視してはならないターミネーションレギュレータ について、その必要性やポイントをご紹介いたします。 ■ターミネーションレギュレータの必要性（Vtt終端の概略説明 ） DDR-SDRAMではバス・クロックの高速化と高いデータ転送レートを 実現する為、SSTL（スタブ・シリーズ・ターミネイション・ロジック)信号仕様が JEDECで制定されました。 このSSTLのアクティブ・ターミネーションにより、バスラインの信号の反射・ リンギングを抑えて伝送エラーを防止することが可能になります。 DDR SDRAMではクロックの立上りと立下りで動作が行われるため、 データ転送レートはクロック周波数の2倍となっています。 （表1、DDR SDRAMメモリの比較をご参照下さい。） また、DDR1から3になるにつれ、クロック周波数が上がり、より高速での 伝送を行うため、よりバスラインの信号品質を考慮する必要があります。 表1でOn Die TerminationとはDDRメモリチップ上にターミネーション抵抗 が内蔵されていることを表しています。 DDR2/DDR3はメモリチップ上に多くのターミネーション抵抗が内蔵されて おり、ボード上でのターミネーション数は少なくて済むよう設計されています。 ただし、DDR2やDDR3においても、アドレスラインなどに関しては別途 ボード上にターミネーション抵抗を設け終端する必要があるため、DDR1 と変わらず、ターミネーションレギュレータの必要性があります。

2 ■何個のメモリを駆動できるのか? DDRターミネーションレギュレータのご使用にあたり、よく頂くご質問として、 「ターミネーションレギュレータ1個で、何個のメモリを駆動できるのか？」 というものがあります。 例として、一般的なDDRのアプリケーション（パソコン等）で、 ・メモリ容量　512MB～1GB程度 ・バスライン数 合計118本 (64bitデータバス64本＋ECC8本＋アドレスバス13本＋CK・DM・DQS33本） のような構成では、ターミネーションレギュレータはいくつ必要になるのでしょう？ 結論から言うと、1個で十分駆動可能です。 Vtt端子電流Ittは、終端接続するメモリのビット数ではなく終端するバスの本数 により決定します。 終端されるバスに接続しているChipsetやDDRメモリの各端子は、 信号をやり取りする時のみバスに接続されます。 すなわち接続された時のみ終端電流が流れます。 仕様上、すべてのバスライン（この場合、118本）が同時にアクティブになること はありません。 また、終端電流Ittの電流方向は、各端子の出力信号レベルで異なります。 (出力信号が”H”の場合にはソース方向、”L”ではシンク方向になります。） シンク電流及びソース電流はキャンセルされて差分のBusラインの終端電流 のみがVtt端子に流れます。 その為、仮にバス上の出力信号レベルの”H”と”L”の本数が同じであった場合、 Vｔｔ端子には終端電流Ittは流れないことになります。 ナショナルセミコンダクター社の評価データにおいては、DDR1での Itt平均電流は約200mAとなっています。 DDR2では、 ・外部終端バスライン数が少ないこと ・Vtt電圧が0.9Vであること から、Itt値はさらに小さくなり平均100mA程度となっています。 DDR3ではさらにVtt電圧が0.75Vと下がるため、Itt値は平均70mA程度になると 考えられます。

3 お見積もり・お問い合わせは こちらから ■PALTEK DDRターミネーションレギュレータのご紹介
PALTEKとしては、DDR1からDDR3までのメモリに対応した ターミネーションレギュレーターのラインナップを取り揃えています。 （表2、DDRターミネーションレギュレータ 製品ラインナップをご覧下さい。） また、各製品の詳しい技術資料に関しましては以下URLをご参照下さい。 ナショナルセミコンダクター社 LP2996　和文　 　　　　　　英文　 LP2997　英文　 LP2998　和文　 　　　　　　英文　 ヌボトンテクノロジー社 W83312SN　英文 お見積もり・お問い合わせは こちらから