FINESSE 32ch Multi-Hit TDC

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1 FINESSE 32ch Multi-Hit TDC
-FPGA上にTDCを実装する技術- A A KEK、東大理　　田内一弥、田中真伸、内田智久

2 内容 FINESSE 32ch Multi Hit TDC について TDCをFPGAに実装 Performance まとめ
物理学会2008秋　20pSJ02

3 FINESSE 32ch Multi-Hit TDC
COPPER　DAQ　System上で動作するフロントエンドカード 特徴 TDCの機能をFPGAの中に実装した 物理学会2008秋　20pSJ02

4 仕様（1） 分解能:1ns/bit ダイナミックレンジ：65us(16bit)
input ECL/PECL/LVDS 32ch（68pinハーフピッチコネクタ） 　　　　　LEMO: COMMON START/STOP FIFO深さ(HIT数):1023hit/ch Double pulse resolution :32ns output data:16bit counterの値（連続して回っている）。ch0からch31まで1trigger当りのHITのあった個数だけ出力 外部トリガー入力が入るまでFINESSE上FIFOへ全てのHITを記録 外部トリガーが入った後COPPER上FIFOへデータを転送 物理学会2008秋　20pSJ02

5 仕様（2） Time Window設定可能 直近のCommonStopからのデータを取る 2008-09-20
物理学会2008秋　20pSJ02

6 TDC in FPGA FPGAにTDCを実装し、分解能<1nsを実現する TDCをコードで書くことによりライブラリ化できる FPGA
・Input 　ECL/LVDS/PECL　16ｃｈ 　CLK、START/STOP ・Dynamic range 65us ・1ns/bit ・FIFO 1023hit/ch FPGA FPGAにTDCを実装し、分解能<1nsを実現する TDCをコードで書くことによりライブラリ化できる 物理学会2008秋　20pSJ02

7 TDCの原理 問題点 FPGAは１GHｚでは動かない！ Spartan3で300MHｚ、Virtex5で500MHｚ程度
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8 解決策（1） CLOCK（250MHz)の位相を90度ずらしたものを４本使用し、1nsの分解能を得る。 各CLKの立ち上がりでラッチすると
この値をデコードすることにより1nsの分解能を得る 1 1 4ns 物理学会2008秋　20pSJ02

9 解決策（2） 異なるCLOCKのデータを基準CLOCKのデータとして取り出す 物理学会2008秋　20pSJ02

10 Performance（1） 入力：豊伸16bit TDC tester 直線FITからのばらつき Range 0ns – 2000ns
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11 Performance（2） 直線FITからの差をヒストグラム化 RMS=0.47ns 2008-09-20
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12 Performance（3） 32ch分のRMS値 物理学会2008秋　20pSJ02

13 Summary 1ns分解能の32ch multi hit TDCはFPGAに実装できた。
さらに分解能を上げるならclockシフトを4本から8本にするか、動作周波数を上げることにより可能。しかし、ＦＰＧＡのclockジッタがあるので限界はある。 物理学会2008秋　20pSJ02