第８章　ハードウェア技術 ８.１ 素子技術 ８．２ 本体系装置 ８．３ 通信制御装置 ８．４ 周辺装置.

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1 第８章　ハードウェア技術 ８.１ 素子技術 ８．２ 本体系装置 ８．３ 通信制御装置 ８．４ 周辺装置

2 ８．１　素子技術 ８．１．１ 集積回路 ８．１．２ メモリ用素子 ８．１．３ 素子の改良 ８．１．４ メモリモジュール基板の多層化

3 集積回路(IC : Integrated Circuit)
８．１．１ 集積回路 （１） ＩＣの集積度 集積回路(IC : Integrated Circuit) コンピュータを構成する素子は，通常，ダイオードやトランジスタを 組合わせた集積回路（ IC ）で作られている。 ICは，集積度によって，現在のところ，次のように分けることができる。 但し，集積度は時代とともに変化する． 　　　　集積度によるＩＣの分類名称 集積度 ・ 小規模集積回路 SSI : Small Scale Integration ～102 ・ 中規模集積回路 MSI : Medium Scale Integration ～103 ・ 大規模集積回路 LSI : Large Scale Integration ～104 ・ 超大規模集積回路 VLSI : Very Large Scale Integration ～105 ・ 超々大規模集積回路 ULSI : Ultra Large Scale Integration ～

4 （２） 構成方法による分類 ① モノリシックIC シリコン素子の上に一体構造としての回路をのせたもの ② ハイブリッドIC
セラミックの基板上に小型の部品をのせたもの これらのうち，モノリシックICの方が一般的であり， ハイブリッドICは特殊用途に用いられる．

5 （３） 基本的な素子による分類 ① バイポーラ型 IC バイポーラ型トランジスタを基本素子とする。
動作速度は，比較的高速だが，消費電力が大きく，コストも比較的高い。 ② MOS 型 IC MOS (金属酸化物半導体)型の FET (電界効果トランジスタ)を基本素子とする。 一般に高集積化が可能なため，大容量化が容易で，製造コストが安い。 MOS の一種である CMOS 型 IC は，消費電力が少なく，動作電圧範囲が広く， 雑音余裕が大きい等の特長を持つ。 このため主記憶装置のメモリとして使われることが多い。 ③ BiCMOS 型 IC バイポーラ型と CMOS を基本素子とする。 バイポーラ型の高速性と CMOS の高集積度，低消費電力を兼ね備える。

6 ８．１．２ メモリ用素子 （１） メモリ用素子の種類 RAM（Random Access Memory）
８．１．２ メモリ用素子 （１） メモリ用素子の種類 RAM（Random Access Memory） ROM（Read Only Memory） ① ＲＡＭ（Random Access Memory） 電源を切ると記憶内容が消える。 データの読み書きが自由にできる揮発性メモリ。 名前の由来は，どの記憶場所(アドレス)のデータも直接アクセス (ランダムアクセス)が可能なメモリという意味だが， 読書き可能メモリとも呼ばれる。RAMには，SRAMとDRAMがある． ② ＲＯＭ（Read Only Memory） 電源を切っても記憶内容が消えない。 本来は，特別な方法でしかデータの書換えができない読出し専用の 不揮発性メモリ。データの書換えを可能とするEEPROMなど， 比較的新しいタイプのROMもあるが，不揮発性である点は共通している。 電源を切ると記憶内容が消える性質を揮発性と呼び， 電源を切っても記憶内容が消えない性質を不揮発性と呼ぶ。

7 （２） ＲＯＭ ① マスクROM 製造時点でデータを書き込むROM。同一データROMの大量製造が可能。 ② プログラマブルROM
ワンタイムROM（ One-time Programmable ROM ） EPROM（ Erasable and Programmable ROM ） 紫外線消去EPROM（ UV-EPROM : Ultra-Violet EPROM ） EEPROM（ Electrically Erasable and Programmable ROM ） （２）　ＲＯＭ ① マスクROM 製造時点でデータを書き込むROM。同一データROMの大量製造が可能。 ② プログラマブルROM ユーザが自由にデータを書き込むことができるROM。 ③ ワンタイムROM 特殊な装置を使って一回だけデータを書き込むことができるROM。 一度書き込んだデータを書き換えたり，消去したりすることはできない。 ④ EPROM 特殊な装置を使ってデータを書き込むことができるROM。 一度書き込んだデータを消去して，再度書き換えることができる。 ・紫外線消去EPROM（強い紫外線を当てて消去する） ・EEPROM（電気的にデータを消去することができる） EEPROMのうち，全データまたはブロック単位でのみデータ書換えが可能な フラッシュEEPROM(またはフラッシュメモリとも呼ぶ)は， デジタルカメラの記憶装置として普及している．

8 （３） ＲＡＭ SRAM（Static RAM） DRAM（Dynamic RAM） ① SRAM
（３）　ＲＡＭ SRAM（Static RAM） DRAM（Dynamic RAM） ① SRAM 　フリップフロップ回路で構成されているRAM。 フリップフロップは電源を切らない限り記憶内容を保持するため， DRAMにおけるリフレッシュが不要である。 DRAMに比べ高速である反面，集積度が低く， １ビット当たりのコストが高いため，高速性は要求されるが， 大容量を要求されないキャッシュメモリに使用される。 ② DRAM 　コンデンサとMOS型半導体で構成されるRAM。 コンデンサの電荷は，そのままにしておくと放電してしまうため， リフレッシュが必要である。 ビット当たり単価が安く，集積度を高くできるため， メインメモリ等に使われる。

9 ８．１．３ 素子の改良 （１） ゲート長 トランジスタは，ソース，ドレイン，ゲートで構成される。
８．１．３ 素子の改良 （１） ゲート長 トランジスタは，ソース，ドレイン，ゲートで構成される。 アルミまたは銅 配線 配線 ゲート 配線 ソース ドレイン N型半導体 N型半導体 実効ゲート長 描画ゲート長 P型半導体 微細化を進めるにはこのソースとドレイン間の距離， すなわちゲート長が重要である。

10 ゲート長の微細化 ゲート長には， ① 露光技術による描画ゲート長(描画チャネル長とも呼ばれる) ② 実際にチップ上に形成する実効ゲート長
　　① 露光技術による描画ゲート長(描画チャネル長とも呼ばれる) 　　② 実際にチップ上に形成する実効ゲート長 がある。 微細化によってチップ面積を小さくすることができるので， 製造コストを下げることができるのはもちろんであるが， 消費電力が少なくなり，高速化も期待することができる． アルミまたは銅 配線 配線 ゲート 配線 ソース ドレイン N型半導体 N型半導体 実効ゲート長 描画ゲート長 P型半導体

11 （２）銅配線 配線材料としては，従来アルミニウムが使用されていたが， 微細化や高速化をさらに進めるには，電気抵抗や配線間の容量による
信号遅延の影響が無視できなくなってきた。 銅配線そのものは， 初期の LSI 研究段階から検討されていたが， さまざまな化学的課題があり，実現に至らなかった。 1998年，IBMがパソコン向けCPUとして導入し， 他のチップメーカも導入するようになった。

12 SOI(Silicon On Insulator)
（３）ＳＯＩ SOI(Silicon On Insulator) トランジスタでは，ソースからドレインに電流を流し， ゲートで電流をON/OFFすることでスイッチを実現している。 ところが，微細化によりゲート長が短くなるとゲートをOFFにしても わずかな電流が流れるようになる。 この電流をリーク電流と呼ぶ。 低電圧化するとリーク電流は無視できなくなり，ON/OFFの区別をつけることが できなくなってしまう。 したがって，さらに低電圧化するには，リーク電圧を減少させなければならない。

13 SOI(Silicon On Insulator)
リーク電流の減少 SOI(Silicon On Insulator) リーク電流は，ゲートが閉じてもP型半導体である基板を通じて流れる電流である。 そこで，ソースとドレインのすぐ下に絶縁体として機能する極薄の強誘電体 (インシュレータ)を埋め込むことによってリーク電流を少なくする。 これをSOI(Silicon On Insulator)技術と呼ぶ。 アルミまたは 配線 配線 ゲート 配線 ソース ドレイン N型半導体 N型半導体 インシュレータ(強誘電体の極薄膜) P型半導体

14 SOI(Silicon On Insulator)
その他 SOI(Silicon On Insulator) SOIの他， ① ゲートを２個持つデュアルゲート技術 ② ゲートの周辺にFinと呼ばれる極薄領域をシリコンで形成することで リーク電流を減らすFin-FET という技術も研究されている．

15 （４）完全空乏型基板トランジスタ 完全空乏型基板トランジスタ（DST：Depleted Substrate Transistor）
基板浮遊効果（floating body effect） 従来のSOIと同様，ソースとドレインの下の基板に極薄のインシュレータを 形成するが，従来のSOIの厚さを50 nm 以下に抑え，電流を流すキャリアが 存在しない完全空乏化領域と呼ばれる層を形成する。 従来のSOIは，わずかにキャリアが存在するので， 区別して部分空乏型基板トランジスタと呼ばれる。 SOIでは，ソース，インシュレータ，ドレイン間に電荷が少しずつ蓄積され， やがて電流が多く流れ始める基板浮遊効果（floating body effect）によって， ゲートのON/OFF電圧のしきい値が変化することに対する対処が必要である。

16 （５）半導体パッケージ フラットパッケージ QFP（Quad Flat Package） PGA（ Pin Grid Array ）
半導体チップは，シリコンの酸化などで劣化しないよう 外気から遮断したり，外部回路との端子を用意する必要がある。 モールド(樹脂)によるフラットパッケージ技術 この代表がQFP であり，モバイル向けCPUとして使われている。 ただし，フラットパッケージでは，ピン間のピッチが決まっているので， ピン数に限界がある。PGAはピン数の増加に対応したパッケージである が高価である。 有機基板と呼ばれる樹脂基板により多層配線を可能にした 積層有機基板を使う方法も開発されている。

17 QFP（Quad Flat Package）
信号線の引出し QFP（Quad Flat Package） ［従来の信号線の引出し方法］ ボンディングパッドと呼ばれる外部配線用領域に極細い金線 （ボンディングワイヤ）を振動融着して接続し，リード線に接続する。 ボンディングワイヤ ボンディング パッド リード （端子） リード （端子） チップ板 基板 マウント(金薄膜や金テープ) 銀ペーストなどで貼り付ける． ボンディング（bonding）とは 「接合」するという意味の英語。

18 より小さな面積で外部ピンと接続するための
信号線の引出し ① ピン数が増えるにしたがって配線に時間がかかる。 ② ボンディングパッドの位置は外周だけに限定される。 ③ ボンディングパッドには，溶融接続するための余裕面積が必要であるため， ピン数が制限されてしまう。 より小さな面積で外部ピンと接続するための ワイヤレスボンディング技術　

19 ワイヤレスボンディング TAB（ Tape Automated Bonding ） FC(Flip Chip)
ワイヤレスボンディングには，以下の方法がある。 ① TAB(Tape Automated Bonding)と呼ばれる導電印刷された 微細配線テープを使う方式 ② チップ表面に数100μm程度のピッチでグリッド上に 金や半田でボールバンプを形成するFC(Flip Chip)方式。 通常は，ボールバンプのところだけ窓をあけた極薄のバリア面を 形成して回路を保護し，外部端子への印刷配線済みの基板に 溶着接続するのが一般的である。

20 TABによるワイヤレスボンディング TAB（ Tape Automated Bonding ） コンタクト部 コンタクト部 コンタクト部で
配線を接続する． チップ板 TABテープ チップ板 リード （端子） リード （端子） TABテープ 基板

21 ＦＣ方式 FC（Flip Chip） PGA（Pin Grid Array） ヒートスプレッダ（heat spreader）
以下に，FC方式のうちFC-PGAの例を示す。 今後のCPUパッケージでは，チップから熱を逃がすための ヒートスプレッダ付きのタイプが主流になると考えられるので， そタイプを示す。 ④ さらに樹脂で チップを保護 ⑥ ヒートスプレッダで熱拡散 ②ボールバンプ形成 ①バリア 金属形成 チップ 有機基板 チップ ③ 樹脂を注入して チップを保護 ⑤PGAのピン取り付け

22 ８．１．４ メモリモジュール基板の多層化 （１） 多層基板
８．１．４ メモリモジュール基板の多層化 （１） 多層基板 メモリモジュール基板では，6層のパターン面を持つ6層基板が一般的である レイヤ1 シグナルレイヤ (0.5 oz銅箔) 7 mils レイヤ2 電源レイヤ (0.5 oz 銅箔) 10 mils レイヤ3 シグナルレイヤ (0.5 oz 銅箔) [単位] 9 mils 1 mil = 25.4 μm 1 oz = 35μm厚 レイヤ4 シグナルレイヤ (0.5 oz 銅箔) 10 mils レイヤ5 (0.5 oz 銅箔) グラウンドレイヤ 7 mils レイヤ6 シグナルレイヤ (0.5 oz 銅箔)

23 （２） 多層基板の作成方法 ① コア材と呼ばれるガラス繊維を材料とする絶縁体両面に 銅箔を貼り付ける方式
① コア材と呼ばれるガラス繊維を材料とする絶縁体両面に 銅箔を貼り付ける方式 ② プリプレグと呼ばれるガラス繊維を材料とする絶縁体を基本材料にし， それを複数段に積層する方式。

24 （３）米国Intel社の基準パターン デスクトップPC用の6層DIM基板
DIMM(Dual In line Memory Module) 168ピンDIMMの端子配列(電源，GND用を加えて168本となる) 各信号は，電源，グラウンド（ GND ）を除いた４層で構成される。 この４層分のパターンを２層分に圧縮したDIMMが４層DIMMである ②その他， ・ ノートPC用の 200 ピンSO-DIMM ・ サブノートPC用の172 Micro-DIM 　等の規格がある。

25 デスクトップPC用の6層DIM基板の各層の要求仕様
配線遅延時間(tPD ：time of Propagation Delay) 各層の配線遅延時間とインピーダンス（ Z0 ）の要求仕様 項 目 最小 最大 基材の誘電率εr (参考) 外層遅延時間 1.8 ns/ft 2.0 ns/ft 　　　3.8～6.7 内層遅延時間 2.0 ns/ft 2.2 ns/ft 　　　3.9～4.7 配線インピーダンス 60 Ω 80 Ω 配線遅延時間は基板の材料であるガラスエポキシの誘電率 によって決定されるので，その値も参考として示す．

26 ８．１　素子技術 完