２００８インターンシップ 株式会社ＤＮＰエル・エス・アイ・デザイン

・ 志望動機 ＬＳＩ設計にとても興味があり、ＬＳＩについてより多くの知識を習得したい為。 また、大学では学ぶことのできない内容を学習したい。 ・ 実習の目的 大学で学ぶことのできない知識を学び、大学で学んだことがある 内容をいかに応用して実習の課題をこなして自分の知識として 習得することができること。会社という企業の雰囲気など肌で感じる。 ８ビットカウンタの設計を体験する。

・実習の内容（スケジュール） 8/19( 火 ) ＬＳＩができるまでの設計フロー学習 仕様 → 論理設計 → 機能検証 → 合成 → レイアウト設計 → 検証 → マスク → ＬＳ Ｉ製造 8/20( 水 ) スタンダードセル動作を机上学習、演習を実施 NOT 、 NAND 、 NOR 、 EXOR 、 D-Latch 、 D-F/FF ２進数から１０進数への変換、ド・モルガンの証明、論理図の作成 Ｄ－ Latch 、Ｄ－ＦＦの違い。タイミングチャートの作成。 8/21( 木 ) スタンダードセルの動作を学習 Verilog-XL を使って実際に波形で動作を学習 Verilog-HDL ⇔スタンダードセルの対応も実施 NOT,NAND,NOR,AND,OR の MOS 展開 8/22( 金 ) ８ビットカウンタの仕様説明 8/25( 月 ) ８ビットカウンタの RTL コーディング (Verilog) ＨＤＬ文法チェック (spyglass) 8/26( 火 ) ８ビットカウンタの機能検証項目の抽出 ( 机上 ) 機能検証用テストパターン作成

8/27( 水 ) ８ビットカウンタのＲＴＬネットリスト機能検証 (Verilog- XL) シミュレーションを実行し、波形を目視で確認 8/28( 木 ) ８ビットカウンタの論理合成 (RTL→Gate レベル ) RTL ⇔ Gate レベルのネットリストを等価検証 (Conformal- LEC) 8/29( 金 ) ８ビットカウンタの Gate レベルネットリスト機能検証 (Verilog-XL) 報告書作成 9/1( 月 ) 報告書作成 ・実習の内容（スケジュール）

製品企画 システムレベル設計 LSI 設計ソフトウェア設計 プリント基板 回路設計 プリント基板 実装設計 システム評価 以下 URL より抜粋 LSI 仕様 LSI 構成の検討 回路設計 機能（回路）検証 機能分割 論理設計 論理検証 論理合成 ダイナミック検証 タイミング検証 レイアウト設計 ダイナミック検証 タイミング検証 フィジカル検証 ディジタル回路アナログ回路 今回の実習 ８ビットカウンタを題材

８ビットカウンタ 仕様書 VerilogHDL コーディング RTL ネットリスト HDL 文法チェック (Spyglass) 検証項目抽出 テストベンチ 作成 論理検証 (Verilog-XL) 合成 (DesignCompiler) エラーがあれば RTL 修正 ライブラリ タイミング 制約 Gate ネットリスト SDF 論理等価検証 (Conformal-LEC) ゲート Sim (Verilog-XL) エラーがあれば RTL 修正

Ｄ Ｌａｔｃｈ 論理代数 CLK ＤＱ 図 1-1. Ｄ－Ｌａｔｃｈ I3=I2 I3=1 の時、 ON (O1=I1) I2=1 の時、 OFF (O1=Hi-Z) I2 I3 I1 O1 図 1-2. クロックドインバータ インプットアウトプット CLK Ｄ Ｑ n ０ ０ Ｑ n-1 ０ １ Ｑ n-1 １ ０ ０ １ １ １ 表 1 Ｄ - Ｌａｔｃｈの真理値表

CLK D Q 図 1-3 Ｄ - Ｌａｔｃｈのタイミングチャート Ｄ - ＦＦ (Flip Flop) CLK ＤＱ 図 2-1 Ｄ -FF

インプットアウトプット CLK Ｄ Ｑ n ０ ０ Ｑ n-1 ０ １ Ｑ n-1 ↑ ０ ０ ↑ １ １ ↑ ：立ち上がり 表 2. Ｄ -FF の真理値表 図 2-2 Ｄ -FF のタイミングチャート CLK D Q

module dec2to4 ( in, out ); input [1:0] in; output [3:0] out; assign out = dec(in); function [3:0] dec; input [1:0] in; begin case (in) 2'b00: dec = 4'b0001; 2'b01: dec = 4'b0010; 2'b10: dec = 4'b0100; 2'b11: dec = 4'b1000; endcase end endfunction endmodule テラタームによる UNIX 上での Verilog-HDL の例題を記述し、シミュレーションを波形で目視 //`define MF 1.9 //`define MO 0.0 `timescale 1ns/1ps module test; reg [1:0] in; wire [2:0] out; dec2to3 dec2to3 (.in(in),.out(out)); initial begin #100 in = 2'b00; #100 in = 2'b01; #100 in = 2'b10; #100 in = 2'b11; $finish; end initial begin $shm_open("test.shm"); $shm_probe(test,"AS"); end endmodule in に 00 が入力された場合、 dec に 0001 を代入する。 in[1:0] out[2:0] 2’b 00 4’b0001 2’b 01 4’b0010 2’b 10 4’b0100 2’b 11 4’b1000 実行結果 Verilog-HDL

module FF1( D, CK, Q, QB ); input D,CK; output Q,QB; reg Q; posedge CK ) Q <= D; assign QB = ~Q; endmodule `timescale 1ns/1ps module test; reg D; reg CK; wire Q; wire QB; FF1 FF1 (.D(D),.CK(CK),.Q(Q),.QB(QB) ); always #50 CK <= ~CK; initial begin CK = 1'b0; #120 D = 1'b0; #880; #120 D = 1'b1; #880; $finish; end initial begin $shm_open("test.shm"); $shm_probe(test,"AS"); end endmodule D-FF Q QB D CK 実行結果

下位部 カウンタ 上位部 カウンタ CE DATA バス 4bit( D 3-0 ) LD CI EN CL CP CDN 下位 4bit Q バス ( Q 3-0 ) 上位 4bit Q バス ( Q 7-4 ) CO 図 3. カウンタブロック図 ブロック図 ８ビットカウンタ仕様書

入力 出力 DATA(D3-0) 下位部 DATA バス (4bit) D3 (MSB) ～ D0 (LSB) Q(Q7-0) アップカウント出力 (8bit) Q7 (MSB) ～ Q0 (LSB) LD 下位部 DATA Load 端子 (Low Active) CO キャリーアウト出力 CI 桁上がり入力端子 EN 動作設定端子 CP クロック入力端子 内部信号 CL 同期リセット端子 (Low Active)CE 上位カウントイネーブル CDN 非同期リセット端子 (Low Active) 表 3 ．端子一覧

概要 出力幅 8bit の 2 進数同期式アップカウンタです。入力されたクロック信号の立ち上がりの数を、 0 から 255 まで数えることができます。 数えた値は正の 2 進数 (Binary Code) で出力されます。 255 まで数えたとき、キャリーアウト出力 CO が High となります。 本カウンタの内部は下位部カウンタ、上位部カウンタの二つが接続された 2 段構成となって います。 下位部と上位部のそれぞれに別の構成、機能を持ったカウンタが使用されています。 上位部、下位部は同一のクロック信号で動作しています。 本カウンタは以下の動作モードを持ちます。 1. リセット動作 2. ８ bit カウントアップ動作 (1) 3. ８ bit カウントアップ動作 (2) (Data Load) 4. 上位部単独カウントアップ動作

入力出力 CP CDNLDCL ENCID 3-0 Q 3-0 Q 7-4 CO ×L×××××LLL ↑H×L××× ↑HLH×LDAT A No ChangeL ↑ H L H × H DAT A DATA Q 3-0 が 1111 で Up Count それ以外は No Change Q 7-0 が all 1 で H ↑HHHHH× Up Count ↑ H H H L H × No Change Q 3-0 が 1111 で Up Count それ以外は No Change ↑HHH×L× L ↑… クロック立上がり × … Don ’ t Care 表 4. 真理値表

`timescale 1ns/1ps module lowcount8 ( DATA, LD, CI, EN, CP, CL, CDN, CE, Q ); input[3:0] DATA; input LD, CI, EN, CP, CL, CDN; output[3:0] Q; output CE; reg[3:0] Q; assign CE = (Q == 4'b1111)? 1'b1 : 1'b0 ; posedge CP or negedge CDN ) begin if(!CDN) begin Q <= 4'b0000; end else if(!CL) begin Q <= 4'b0000; end else if(!LD && !CI) begin Q <= DATA; end else if(!LD && CI) begin Q <= DATA; end else if(LD && !CI) begin Q <= Q; end else if(!EN) begin Q <= Q; end else begin Q <= Q + 4'b0001; end endmodule `timescale 1ns/1ps module highcount8 ( CP, CL, CDN, CE, Q, CO ); input CE, CP, CL, CDN; output[3:0] Q; output CO; reg[3:0] Q; assign CO = (Q == 4'b1111) ? 1'b1 : 1'b0 ; posedge CP or negedge CDN ) begin if(!CDN) begin Q <= 4'b0000; end else if(!CL) begin Q <= 4'b0000; end else if(!CE) begin Q <= Q; end else begin Q <= Q + 4'b0001; end endmodule 下位部モジュール 上位部モジュール

`timescale 1ns/1ps module top ( DATA, LD, CI, EN, CP, CDN, CL, Q, CO ); input[3:0] DATA; input LD, CI, EN, CP, CL, CDN; output[7:0] Q; output CO; wire CE, CO2; lowcount8 lowcount8 (.DATA(DATA),.LD(LD),.CI(CI),.EN(EN),.CP(CP),.CL(CL),.CDN(CDN),.CE(CE),.Q(Q[3:0]) ); highcount8 highcount8(.CP(CP),.CL(CL),.CDN(CDN),.CE(CE),.CO(CO2),.Q(Q[7:4]) ); assign CO = CO2 && CE; endmodule Top 階層モジュール

######################################################### # # This file has been generated by SpyGlass: # Report Name : moresimple # Report Created by: masae # Report Created on: # Working Directory: /user/DLD/INTERN/masae/verilog # Report Location :./spyglass.rpt # SpyGlass Version : # Policy Name : SpyGlass(3.7.2) # starc(3.7.2) # ######################################################### Spyglass のかけ方 必要なファイル run_spyglass spyglass 実行スクリプト spyglass_CLK_define クロックを定義しているファイル spyglass_rtl_list RTL のありか (path) を定義しているファイル （１）まず、 vi で spyglass_rtl_list を修正します。 > vi spyglass_rtl_list /user/DLD/INTERN/masae/verilog/lowcount8.v /user/DLD/INTERN/masae/verilog/highcount8.v /user/DLD/INTERN/masae/verilog/top.v チェックした RTL を追加します。 （２）次に、クロックを設定します。 > vi spyglass_CLK_define -CLK1=“lowcount8.CP“→ -CLK1=“top.CP“ クロックの書き込み。 （３） spyglass 実行 > run_spyglass （４）レポートを確認する > less spyglass.rpt SpyGlass について（会社名： atrenta ） HDL 文法チェックをするためのも の 実行結果 error 発生 →Q<=4'b0000; ｂがなかったため error 発生 Spyglass には気にしなくてもいいルールが出てくる。 大切なルールを見逃さないようにする。 気にしなくてもいいルールは、今回リセットは CDN だけ れども、 Spyglass のルール的には RST/i といった名前にして ほしいなどとの error が発生した。 しかし今回の仕様書通りに作成するためにこの error は気に しなくていい。

検証項目の作成 DATA="1101" とする。 ① Q7-0="0001_1010" の時に、 CDN="0" で非同期に Q7-0="0000_0000" となること ② Q7-0="0001_1010" の時に、 CL="0" で同期で Q7-0="0000_0000" となること ③ Q7-0="0001_1010" の時に、 LD="0",CI="0" で Q7-0="0001_1101" となること (No Change_DATA) ④ Q7-0="0001_1010" の時に、 LD="0",CI="1" で Q7-0="0001_1101" となること (No Change_DATA) ⑤ Q7-0="0001_1010" の時に、 LD="0",CI="1" で Q7-0="0001_1111" となること (Up Count_DATA="1111") ⑥ Q7-0="0001_1010" の時に、 LD="1",CI="0" で Q7-0="0001_1010" となること (No Change) ⑦ Q7-0="0001_1010" の時に、 EN="0" で Q7-0="0001_1010" となること (No Change) ⑧ Q7-0="0001_1111" の時に、 EN="0" で Q7-0="0001_1111" となること (Up Count_DATA="1111") ⑨ Q7-0="0001_1010" の時に、 CDN="1",CL="1",CI="1",LD="1",EN="1",Q7-0="0001_1010" となること (Up Count) 検証する項目をすべて抽出すること。 自分で作成した検証項目一覧

検証項目一覧 自分の検証項目には抜けているところがあった。 当たり前のことでもすべて列挙するのが検証項目の抽出である。 この検証項目をすべて満たすようにテストパターンを作成。

//`define MF 1.9 //`define MO 0.0 `timescale 1ns/1ps module toptest; reg[3:0] DATA; reg LD, CI, EN, CP, CL, CDN; wire[7:0] Q; wire CO; top top(.DATA(DATA),.LD(LD),.CI(CI),.EN(EN),.CP(CP),.CDN(CDN),.CL(CL),.Q(Q),.CO(CO) ); always #50 CP <= ~CP; initial begin CP = 1'b0; DATA = 4'b1110; #15{ CDN, CL, LD, CI, EN } = 5'b0_1111; //CDN #130 //up { CDN, CL, LD, CI, EN } = 5'b1_1111; #1800 { CDN, CL, LD, CI, EN } = 5'b0_1111; //CDN 1945CP #130 //up { CDN, CL, LD, CI, EN } = 5'b1_1111; #1800 { CDN, CL, LD, CI, EN } = 5'b1_0111; //CL 3875CP #130 //up { CDN, CL, LD, CI, EN } = 5'b1_1111; テストパターン CP = 1'b0; EN = 1'b1; CI = 1'b1; CDN = 1'b1; CL = 1'b1; DATA = 4'b0100; LD = 1'b1; #880; #120 CDN = 1'b0; #120 CDN = 1'b1; 始めはこのような記述を していた。 しかしこの記述ではわかりづらい。 プログラムが長くなってしまうため { CDN, CL, LD, CI, EN } = 5'b0_1111; このような記述に変更した。

#1800 { CDN, CL, LD, CI, EN } = 5'b1_1001; //No Change_DATA 5805CP #130 //up { CDN, CL, LD, CI, EN } = 5'b1_1111; #1800 { CDN, CL, LD, CI, EN } = 5'b1_1011; //No Change_DATA 7735CP #130 //up { CDN, CL, LD, CI, EN } = 5'b1_1111; #100 DATA = 4'b1111; #1800 { CDN, CL, LD, CI, EN } = 5'b1_1011; //Up Count_DATA 9765CP #530 //up { CDN, CL, LD, CI, EN } = 5'b1_1111; DATA = 4'b1110; #1800 { CDN, CL, LD, CI, EN } = 5'b1_1101; //No Change 11695CP #130 //up { CDN, CL, LD, CI, EN } = 5'b1_1111; #1800 { CDN, CL, LD, CI, EN } = 5'b1_1110; //No Change 13625CP #130 //up { CDN, CL, LD, CI, EN } = 5'b1_1111; #100 DATA =4'b1111; #1150 { CDN, CL, LD, CI, EN } = 5'b1_1110; //Up Count_DATA 15005CP #530 //up { CDN, CL, LD, CI, EN } = 5'b1_1111; #25700 { CDN, CL, LD, CI, EN } = 5'b1_1111; //Up Count 18035CP #130 //up { CDN, CL, LD, CI, EN } = 5'b1_1111; #500; $finish; end initial begin $shm_open("test.shm"); $shm_probe(toptest,"AS"); end endmodule この RTL 文法チェックにおいては error が発生した。 assign CO2 <= CO && CE; ２を入れるのを忘れていた。 error をすべて取り除いた後、シミュレーションを実行し 波形を目視で確認した。

波形 波形 Viewer には、 Cadence （ベンダー名）の SimVision （ツール名）を使用する。 図 4 ． 波形１

図 5 ． 波形２ 図 6 ． 波形３

図 7 ． 波形４ 図 8 ． 波形５

図 9 ． 波形６ 図 10 ． 波形 ７

図 11 ． 波形 ８ 図 12 ． 波形 ９

図１ 3 ． 波形１０ すべての検証項目に対してシミュレーションを行い、波形を目視して確認した。

合成 ＲＴＬネットリスト 合成ツール Design Compiler ログ ライブラリ ＮＯＴ ＮＡＮＤ ＮＯＲ Ｆ / Ｆ ＬＡＴＣＨ Ｇａｔｅネットリスト DC Professional (TM) DC Expert (TM) DC Ultra (TM) VHDL Compiler (TM) HDL Compiler (TM) Library Compiler (TM) Power Compiler (TM) DFT Compiler (TM) DesignPower (TM) Version for sparcOS5 -- May 20, 2003 Copyright (c) by Synopsys, Inc. ALL RIGHTS RESERVED This program is proprietary and confidential information of Synopsys, Inc. and may be used and disclosed only as authorized in a license agreement controlling such use and disclosure. Initializing... ＜中略＞ Warning: /user/DLD/INTERN/masae/verilog/highcount8.v:7: signed to unsigned assignment occurs. (VER-318) Inferred memory devices in process in routine highcount8 line 9 in file '/user/DLD/INTERN/masae/verilog/highcount8.v'. Warning: /user/DLD/INTERN/masae/verilog/lowcount8.v:8: signed to unsigned assignment occurs. (VER-318) Inferred memory devices in process in routine lowcount8 line 10 in file '/user/DLD/INTERN/masae/verilog/lowcount8.v'. assign CO = (Q == 4'b1111)? 1 : 0 ; 変更してみると⇒⇒ assign CO = (Q == 4'b1111)? 1'b1 : 1'b0 ; （ Warning はなぜ出ているかを確認し 問題ない場合は何もしない。） 実行で生じた Waring

論理合成 Gate ネットリ スト module lowcount8 ( DATA, LD, CI, EN, CP, CL, CDN, CE, Q ); input [3:0] DATA; output [3:0] Q; input LD, CI, EN, CP, CL, CDN; output CE; wire n42, n49, n50, n51, n3, n4, n5, n6, n8, n9, n10, n11, n12, n13, n14, n15, n16, n17, n18, n19, n20, n21, n22, n23, n24, n25, n26, n27, n28, n29, n30, n31, n32, n33, n34, n35, n36, n37, n38, n39, n40, n41, n43, n44; inv0d1 U3 (.ZN(n6),.I(n42) ); inv0d1 U4 (.ZN(CE),.I(n6) ); oai22d1 U5 (.ZN(n41),.A1(n8),.A2(n9),.B1(n10),.B2(n11) ); oai22d1 U6 (.ZN(n40),.A1(n12),.A2(n4),.B1(n13),.B2(n14) ); oai22d1 U7 (.ZN(n39),.A1(n15),.A2(n5),.B1(n16),.B2(n17) ); nd02d1 U8 (.ZN(n38),.A1(n18),.A2(n19) ); nr03d1 U9 (.ZN(n42),.A1(n3),.A2(n20),.A3(n4) ); nd02d1 U10 (.ZN(n20),.A1(n43),.A2(n51) ); nd02d1 U11 (.ZN(n21),.A1(CI),.A2(EN) ); nr02d1 U12 (.ZN(n22),.A1(Q[1]),.A2(n8) ); nr02d1 U13 (.ZN(n12),.A1(n22),.A2(n23) ); aoi22d1 U14 (.ZN(n14),.A1(n24),.A2(n25),.B1(DATA[2]),.B2(n26) ); nr02d1 U15 (.ZN(n26),.A1(n27),.A2(LD) ); nr02d1 U16 (.ZN(n28),.A1(n21),.A2(n20) ); nd02d1 U17 (.ZN(n8),.A1(LD),.A2(CL) ); nr02d1 U18 (.ZN(n15),.A1(n13),.A2(n29) ); nr02d1 U19 (.ZN(n30),.A1(n4),.A2(n31) ); nd02d1 U20 (.ZN(n32),.A1(n28),.A2(Q[2]) ); mx02d1 U21 (.Z(n9),.I0(n32),.I1(n30),.S(n49) ); nd02d1 U22 (.ZN(n33),.A1(Q[0]),.A2(n5) ); inv0d1 U23 (.ZN(n34),.I(DATA[1]) ); mx02d1 U24 (.Z(n16),.I0(n34),.I1(n33),.S(LD) ); nr02d1 U25 (.ZN(n24),.A1(n50),.A2(n20) ); nd02d1 U26 (.ZN(n17),.A1(CL),.A2(n35) ); inv0d1 U27 (.ZN(n25),.I(n8) ); nd02d1 U28 (.ZN(n35),.A1(n25),.A2(n21) ); inv0d1 U29 (.ZN(n13),.I(n35) ); nr02d1 U30 (.ZN(n29),.A1(n8),.A2(n43) ); inv0d1 U31 (.ZN(n23),.I(n15) ); nd02d1 U32 (.ZN(n19),.A1(DATA[0]),.A2(n26) ); nr02d1 U33 (.ZN(n36),.A1(n8),.A2(n21) ); mx02d1 U34 (.Z(n37),.I0(n36),.I1(n13),.S(n43) ); inv0d1 U35 (.ZN(n27),.I(CL) ); inv0d1 U36 (.ZN(n31),.I(n28) ); inv0d1 U37 (.ZN(n10),.I(n26) ); inv0d1 U38 (.ZN(n11),.I(DATA[3]) ); inv0d1 U39 (.ZN(n18),.I(n37) ); dfcrb1 \Q_reg[0] (.Q(n43),.QN(n44),.CDN(CDN),.CP(CP),.D(n38) ); dfcrb1 \Q_reg[1] (.Q(n51),.QN(n5),.CDN(CDN),.CP(CP),.D(n39) ); dfcrb1 \Q_reg[2] (.Q(n50),.QN(n4),.CDN(CDN),.CP(CP),.D(n40) ); dfcrb1 \Q_reg[3] (.Q(n49),.QN(n3),.CDN(CDN),.CP(CP),.D(n41) ); inv0d2 UU40 (.ZN(Q[3]),.I(n3) ); inv0d2 UU41 (.ZN(Q[2]),.I(n4) ); inv0d2 UU42 (.ZN(Q[1]),.I(n5) ); inv0d2 UU43 (.ZN(Q[0]),.I(n44) ); endmodule 下位部モジュール（合成後）

module highcount8 ( CP, CL, CDN, CE, Q, CO ); output [3:0] Q; input CP, CL, CDN, CE; output CO; wire n27, n28, n29, n2, n3, n4, n5, n6, n7, n8, n9, n10, n11, n12, n13, n14, n15, n16, n17, n18, n19, n20, n21, n22; nr02d1 U3 (.ZN(n17),.A1(n5),.A2(n6) ); nr02d1 U4 (.ZN(n18),.A1(n7),.A2(n6) ); nr02d1 U5 (.ZN(n19),.A1(n8),.A2(n6) ); nr02d1 U6 (.ZN(n20),.A1(n9),.A2(n6) ); nr03d1 U7 (.ZN(CO),.A1(n10),.A2(n3),.A3(n2) ); nr02d1 U8 (.ZN(n11),.A1(n12),.A2(n3) ); aoi22d1 U9 (.ZN(n9),.A1(n27),.A2(n13),.B1(n2),.B2(n11) ); aoi22d1 U10 (.ZN(n8),.A1(n3),.A2(n14),.B1(n28),.B2(n12) ); mx02d1 U11 (.Z(n7),.I0(n29),.I1(n4),.S(n15) ); mx02d1 U12 (.Z(n5),.I0(n16),.I1(CE),.S(n21) ); nd03d1 U13 (.ZN(n12),.A1(CE),.A2(Q[1]),.A3(n21) ); inv0d1 U14 (.ZN(n6),.I(CL) ); nd02d1 U15 (.ZN(n10),.A1(n21),.A2(n29) ); nd02d1 U16 (.ZN(n15),.A1(Q[0]),.A2(CE) ); inv0d1 U17 (.ZN(n13),.I(n11) ); inv0d1 U18 (.ZN(n14),.I(n12) ); inv0d1 U19 (.ZN(n16),.I(CE) ); dfcrb1 \Q_reg[0] (.Q(n21),.QN(n22),.CDN(CDN),.CP(CP),.D(n17) ); dfcrb1 \Q_reg[1] (.Q(n29),.QN(n4),.CDN(CDN),.CP(CP),.D(n18) ); dfcrb1 \Q_reg[2] (.Q(n28),.QN(n3),.CDN(CDN),.CP(CP),.D(n19) ); dfcrb1 \Q_reg[3] (.Q(n27),.QN(n2),.CDN(CDN),.CP(CP),.D(n20) ); inv0d2 UU20 (.ZN(Q[3]),.I(n2) ); inv0d2 UU21 (.ZN(Q[2]),.I(n3) ); inv0d2 UU22 (.ZN(Q[1]),.I(n4) ); inv0d2 UU23 (.ZN(Q[0]),.I(n22) ); endmodule 上位部モジュール（合成後） module top ( DATA, LD, CI, EN, CP, CDN, CL, Q, CO ); input [3:0] DATA; output [7:0] Q; input LD, CI, EN, CP, CDN, CL; output CO; wire CE, CO2, n1; lowcount8 lowcount8 (.DATA(DATA),.LD(LD),.CI(CI),.EN(EN),.CP(CP),.CL(CL),.CDN(CDN),.CE(CE),.Q(Q[3:0]) ); highcount8 highcount8 (.CP(CP),.CL(CL),.CDN(CDN),.CE(CE),.Q(Q[7:4]),.CO(CO2) ); nd02d1 U1 (.ZN(n1),.A1(CO2),.A2(CE) ); inv0d2 UU3 (.ZN(CO),.I(n1) ); endmodule トップ階層モジュール（合成後）

ＴＯＰ階層

上位部

下位部

RTL ⇔Ｇ ate レベルのネットリストを等価検証（ Conformal-LEC ） CONFORMAL (TM) Logic Equivalence Checker Version a (05-Apr-2002) Copyright (c) Verplex Systems, Inc., All Rights Reserved This program is proprietary and confidential information belonging to Verplex Systems, Inc., and may be used and disclosed only as authorized in a license agreement controlling such use and disclosure. ============================================================ Mapped points: SYSTEM class Mapped points PI PO DFF Total Golden Revised ============================================================ // Command: add compared points -all // 17 compared points added to compare list // Command: compare -NONEQ_Print ^MNon-equivalent points: (G) PO /CO (R) PO /CO ============================================================ Compared points PO DFF Total Equivalent Non-equivalent ============================================================ // Command: usage CPU time : 0.26 seconds Memory usage : M bytes // Command: exit -force

合成後の波形 図 14 ． 波形１（合 成）

図 15 ． 波形２（合 成） 図 16 ． 波形３（合 成）

図 17 ． 波形４（合 成） 図 18 ． 波形５（合 成）

図 19 ． 波形６（合 成） 図 20 ． 波形７（合 成）

図 21 ． 波形８（合 成） 図 22 ． 波形９（合 成）

図 23 ． 波形１０（合 成） 図 24 ． 波形全体図（合 成）

図 25 ． 波形（合 成） ＲＴＬ Ｇａｔｅ 上図をよく見てみるとＲＴＬネットリストとＧａｔｅネットリストの波形には少々異なっている点があることがわかる。 Ｑの出力部分に注目してみると、ズレが生じていることがわかる。 このズレの原因は、Ｇａｔｅにした時の配線などの遅延が生じているためである。

レイアウト設計

実習先へのメッセージ 今回このインターシップを通してたくさんのことを学ばせていただきました。 LSI についての知識、 UNIX についての知識がとても少なかった私にいろいろ教えていただきとても 勉強に なりました。 Verilog-HDL から Gate になったときには本当に感動しました。 今回は８ビットカウンタの設計を体験すると同時に会社の雰囲気、働くために必要な知識など肌で 感じることができました。 インターシップの経験をこれからの自分に役立てていきたいと思います。本当に１０日間ありがと うございました。 大学へのメッセージ インターシップではゼミの勉強の延長でした。 今まで大学で学習してきた成果を出そうと思いましたが、知識が思うように活用できなかったです。 知識が活用できるには実践も必要だと改めて教えていただきました。 ” 慣れ ” という言葉を何回聞いたかわかりません。 自分の知識を活用できるようになるまで大学で勉強しこれからの人生に役立てていきたいと思います。 今回このような体験ができて本当によかったです。 以上