集積回路 ５．アナログCMOS回路 松澤　昭 2004年 9月 2004年　９月 新大　集積回路

集積回路 1. VLSIとは？ 2．VLSIの設計から製造まで 3. ＭＯＳトランジスタとCMOS論理回路 4．メモリー回路 6. 回路・レイアウト設計 7. 論理設計とテスト 8. アナログ・デジタル混載集積回路 9. スケーリング則と低消費電力化設計 10．システムLSIとVLSIの今後 2004年　９月 新大　集積回路

CMOSアナログ回路 MOSトランジスタのアナログ使用 D/Aコンバータ A/Dコンバータ CMOS演算増幅器 その他のCMOSアナログ回路 2004年　９月 新大　集積回路

反転増幅回路 Vin + Vout Rf Rg iin A iin ・OPアンプの入力端の電圧が動かないので使い易い。 2004年　９月 新大　集積回路

非反転増幅回路 Vin Vout + Vin Vout + A Rf Rg A ・入力インピーダンスは高いのでバッファとして使える ・OPアンプの入力端電圧が大きく変化するので 　低電圧動作のときは特に注意が必要 + Vout A Vin ユニティゲイン ・高入力インピーダンス ・低出力インピーダンス ・バッファとして利用する スルーレイトと位相補償に注意 2004年　９月 新大　集積回路

加算・減算回路 減算回路 加算回路 V1 Vout V2 + Vout V1 V2 + Rf Rf i1 i2 R1 R2 A i1+i2 B + Vout V1 V2 R2 R1 A Rg i1 + 2004年　９月 新大　集積回路

積分回路 iin C Vin R A iin + Vout 2004年　９月 新大　集積回路

動作電流を決める I2 I1 スルーレイト VDD M3 M4 M6 位相余裕 M1 M2 VIN(-) VIN(+) Vbias M5 CMOS OPアンプ スルーレイト VDD M3 M4 M6 Cc 位相余裕 M1 M2 VIN(-) VIN(+) CL I2 I1 Vbias M5 M7 ノイズ　(1/fノイズを除く） 以上の式にVeff=0.2V程度を代入し、動作電流I1,I2が決定される。 2004年　９月 新大　集積回路

アナログの基本動作 1) v to i conversion 2) i to v conversion 3) v to r conversion D D G G V S V S Ids Ids Ids Vgs Vds Vds 2004年　９月 新大　集積回路

Vgs-Ids特性 これよりgmを求めてみる W/L=20um/2um 2004年　９月 新大　集積回路

Vds-Ids特性(W/L=3.4u/0.34u) これよりrds, gdsを求めてみる 2004年　９月 新大　集積回路

Gmの基本特性 Gm is proportional to Ids and inversely proportional to Veff. Veff is proportional to square root of Ids and inversely proportional to square root of (W/L) ratio. Square law region Veff is proportional to square root of drain current density. 2004年　９月 新大　集積回路

アナログMOSトランジスタの使い方 ・トランジスタの飽和領域条件を守る。 ・適切なVeffを設定する D G S Vds>Veff=Vgs-VT ソース・ドレイン間電圧を下げ過ぎない ただし、まれにリニア領域で使うこともある。 （OTAなど） G リニア領域で用いる場合は Vds<Veff=Vgs-VT Vgs ・適切なVeffを設定する S Veff= 0.15V ～0.4V 通常、0.2V程度にしておけばあまり間違わない 2004年　９月 新大　集積回路

トランジスタパラメータの決定方法 Ids (Veff) 0) 電流は必要なgmから求める （通常Veffは0.2V程度） １）　W/Lは与えられた電流において必要なgmから決める Ids L, W 飽和領域 （通常Veffは0.2V程度） (Veff) リニア領域 2 ）　Lはrds, 周波数特性, ミスマッチ電圧, 1/fノイズから決める 2004年　９月 新大　集積回路

Resistor string DAC Vref R 111 R 110 R 101 R Vout 100 R 011 R 010 R Resolution limit: 10b Good DNL Low speed Small glitch 111 R 110 R 101 R Vout 100 R + 011 R 010 large parasitic capacitance: 2N R 001 Digital value R 000 Decoder 2004年　９月 新大　集積回路

Folded resistor-string DAC Vref D1 D2 D3 D4 Decoder Resolution limit: 10-12b Good DNL Moderate area Low speed Small glitch # of junction capacitance on output node Vout + 2004年　９月 新大　集積回路

Current mode DAC R Widely used for high speed DAC Graphics, communication, etc. High speed, -- 400MHz Resolution – 14b Small DNL Small glitch Conventionally large area VDD Bias Vout Di Current source Di=1 Di=0 Column decoder R Row decoder Current cell with switch 2004年　９月 新大　集積回路

Binary to thermometer conversion Current mode DAC Current source array supplies output current depended on the thermometer code. A0 A1 A2 Binary to thermometer conversion Current control ckt. D1 D2 D3 D4 D5 D6 D7 VDD vref + D1=1 D2=1 D3=0 Bias Bias Bias Bias Rref vout R 2004年　９月 新大　集積回路

Capacitor array DAC Capacitor array method is conventionally better than resistor array. Step 1: Sb=GND, Sa=short, All charges are discharging. Step 2: Connect Vref or GND according to Input data. Step 3: Open Sa, then Vout appears. No steady current High accuracy Small temperature coefficient Sa Sb Switch ckt. Digital input 2004年　９月 新大　集積回路

Capacitor array Step 1: Sb=GND, Sa=short, All charges are discharging. Step 2: Connect Vref or GND according to Input data. Step 3: Open Sa, then Vout appears. Cr Vout Vref Cg Sa Vref Cg Sa Cr: Total capacitance of which capacitor is connected to Vref Cr: Total capacitance of which capacitor is connected to GND 2004年　９月 新大　集積回路

Integrating ADC S2 S1, S2 Analog Input -vin S1 C Comparator R + Digital out Controller Counter vref vx + GND Clock Quadruple integrating ADC Measures self offset voltage And subtract it from converted data. Charging by input current ・S1　change ・Reset counter Charging by Reference current vx Count the clock number T Time 2004年　９月 新大　集積回路

Successive-Approximation ADC Successive-approximation Comparator vin ① S/H + Control logic Digital out Successive-approximation Register Binary search algorithm ② D1 D2 Reference voltage DAC Comparator input ② ① D1 D2 Multi clock cycles are needed. 1 Time 2004年　９月 新大　集積回路

Successive-Approximation ADC Charge-Redistribution ADC Virtual ground Sampling mode vx=0 S2 vout + 16C 8C 4C 2C C C + + + + + + Comparator S1 Sampled input signal Reference voltage vin vref 2004年　９月 新大　集積回路

Successive-Approximation ADC Charge-Redistribution ADC Hold mode S2 vx = -vin vout + 16C 8C 4C 2C C C + + + + + + S1 Sampled input signal Reference voltage vin vref 2004年　９月 新大　集積回路

Successive-Approximation ADC Charge-Redistribution ADC Bit cycling mode Determine the output bits from MSB to LSB S2 vout + 16C 8C 4C 2C C C + + + + + S1 Sampled input signal Reference voltage vin vref 2004年　９月 新大　集積回路

パイプライン型ADC DAPと呼ばれる単位回路を従属に接続する。 各DAPは入力信号をいったん標本化し、参照電圧と比較し、Mビットの変換を行う。 次に入力信号は内部DACで発生された参照電圧との差分を取られ、 この差分信号が増幅されて次の段に送られる。 通常Mは１もしくは1.5に設定されることが多い MSB側 LSB側 M-bit DAP DAP vin DAP DAP DAP DAP DAP Digital Approximator (DAP) ADC (M bit) S/H DAC (M bit) + ×2M Amplifier 2004年　９月 新大　集積回路

1bit パイプラインADCの動作 信号を折れ返して転送することにより１ビットずつの変換を行う ２ビット目 １ビット目 +Vref 1 1 1 Ｘ２ -Vref Ｘ２Ｘ２ -Vref 2004年　９月 新大　集積回路

比較器とOPアンプのオフセット電圧の影響 オーバーレンジに より変換値が出ない。 オーバーレンジに より変換値が出ない。 １ビット目 １ビット目 +Vref +Vref 比較器の オフセット電圧 -Vref -Vref +Vref +Vref Ｘ２ -Vref Ｘ２ -Vref オーバーレンジに より変換値が出ない。 オーバーレンジに より変換値が出ない。 2004年　９月 新大　集積回路

1.5ビット冗長構成 A 比較器のオフセットで 切り替わり点はずれる 利得が正確な場合 A点とB点は値としてつながる Vout +Vref 誤差は発生しない。 -Vref +Vref Vsig Vout +Vref 00 01 10 -Vref +Vref Vsig -Vref -Vref 2004年　９月 新大　集積回路

Gain Stage vout= Cs Cf OpAmp Cs=Cfに設定する ADC clk OpAmp +Vref -Vref DAC Cs=Cfに設定する 1bit/stageもしくは1.5bit/stageのパイプライン型ADCの回路は同一容量を２個用いた回路が使用されることが多い vout= 先ほど申し上げましたとおり、ゲインステージのゲインエラーを抑えることが本A/Dコンバータの特性に対して非常に重要となります。 ゲインステージの構成はこのようになっており、要求されるスペックは主に、サンプリング容量のサイズ、オペアンプの特性が挙げられます。 これらは、A/Dコンバータの回路規模、変換精度、変換速度、消費電力に大きく影響します。 (-Vref, 0,Vref) DAC DAC Cs OpAmp Cs OpAmp Cf Cf clk clk Sampling phase Subtracting and amplifying phase 2004年　９月 新大　集積回路

Islew, DC gain,GBW 1st Stage Islew > 1.57mA V Tss T/2 出力電圧 [V] 時間[s] Verr Vstep Tls CL=5.9pF(@1stStage) CL: Load capacitance ΔV=1V[p-p] ΔV: Maximum voltage swing 1st Stage Islew > 1.57mA 1st Stage DC Gain > 76dB また、ゲインステージに使用されるオペアンプに対して要求されるSpecは電流、DCゲイン、GBWが挙げられます。 これらは、次のように決定されます。 オペアンプに流れる電流 Islew はこのような式で表されます。 これより、初段パイプステージの Islew は 1.57 mA となります。 DC ゲインはこのような式で表されます。これより、DC ゲインは 76dB 以上となります。 また、GBW はこのような式で表されます。 これより、416MHz以上となります。 2段目のパイプステージからは、各パイプステージの要求精度によって T : Sampling period =1/40MHz/2=12.5ns Tls (30%) : Settling for large signal=3.75ns Tss(70%) : Settling for small signal =8.75ns Vstep :Setting voltage for large signal Verr :Settling error N : Resolution =12bit (@ 1stStage) M : Sub-ADC resolution =1.5bit : Feedback Factor=1/3 1st Stage GBW > 416MHz 2004年　９月 新大　集積回路

(b) Switched-capacitor integrator CMOS 演算増幅器の応用例 - Vin C2 - Vo + Vin Vo C1 + (a) Unity gain buffer (b) Switched-capacitor integrator 2004年　９月 新大　集積回路

差動型スイッチドキャパシタ積分器 - + - + Vcmi C2 VDAC+ C1 Vi+ Vi- VDAC- C1 C2 Vcmi Vo+ 2004年　９月 新大　集積回路

演算増幅器の基本構成 Unit gain stage Output Input V to I I to V Buffer Bias ckt 2004年　９月 新大　集積回路

基本演算増幅器 vout- vout+ vout vin+ vin- vin- vin+ Vdd Vdd M3 M3 M4 Vb M4 M1 Iss Iss (a) Single (b) Differential 2004年　９月 新大　集積回路

(a) Source grounded ckt. カスコードによる出力抵抗の増大 スーパーカスコード回路 カスコード回路 Iout Iout Iout rout Vb rout rout Vb + M2 - M2 Vin M1 Vin M1 M1 Vin 出力抵抗 TR2の固有利得 通常数10倍 更に増幅器の利得倍 (a) Source grounded ckt. (b) Cascode ckt. (c) Super-cascode ckt. 2004年　９月 新大　集積回路

カスコード型演算増幅器 vout+ vout- vout vin+ vin- vin+ vin- Vdd Vdd M3 M4 Vb3 M3 　カスコード型演算増幅器 Vdd Vdd M3 M4 Vb3 M3 M4 M7 M7 Vb2 M8 Vb2 M8 vout+ vout- vout M5 M5 M6 Vb1 M6 Vb1 vin+ vin- vin+ vin- M1 M2 M1 M2 Iss Iss (a) Single (b) Differential 2004年　９月 新大　集積回路

スーパーカスコード回路を用いた演算増幅器 Vdd Vb M4 M3 A2 M7 M8 vout+ vout- M6 M5 A1 vin+ vin- M1 M2 Iss 2004年　９月 新大　集積回路

コモンモードフィードバック回路 vout- vout+ Vdd Isd Isd CM Level detection + Iss - Vref 2004年　９月 新大　集積回路

フォールディッドカスコード型演算増幅器 vout+ vout- vin+ vin- Vdd M3 M4 Vb1 Vdd M7 Iss Vb2 2004年　９月 新大　集積回路

電源電圧不感型バイアス回路 Vdd (W/L)P M4 M5 M3 (W/L)P Y m(W/L)P M6 Iout IREF Ib M1 K(W/L)N X (W/L)N Rs Vss (a) 電圧不感型バイアス回路A 2004年　９月 新大　集積回路

電流源回路のバイアス回路 カスコード回路のバイアス方法 Vdd M1 M10 Vb M12 M13 M14 M15 Iout M4 M5 (Wp/Lp)/4 Vdd (Wp/Lp) M1 M10 Vb M12 M13 (Wp/Lp) VT+2Veff M14 M15 (Wp/Lp) (Wp/Lp) 2VT+3Veff (W/L) VT+Veff Iout VT+2Veff M4 M5 M8 M9 (W/L)/4 (W/L) (W/L) M3 M6 M7 M2 (W/L) (W/L) (W/L) (W/L) Vss (a) 電流源回路 2004年　９月 新大　集積回路

チョッパーコンパレータ vout vout vin v- v+ ? CA VTH VTH CA CA CP CP v- v+ VTH VDD Φ1 Φ 1 =1のとき v+ CA vout 出力電圧 VTH Φ2 vin VTH 入力電圧 CA Φ1 CA CP CP v- v+ Φ1=1 Φ2=1 VTH ? インバータの入力電位 正なら vout=0 負なら vout=VDD αは CA とインバータのゲート浮遊容量 CP とで決まる 2004年　９月 新大　集積回路

アナログ乗算器 (記号) vx vout=vxvy 変調器として利用する vy 2004年　９月 新大　集積回路

アナログ乗算器(1) vo- vo+ R iD1+iD2 VCM + iD3+iD4 入力電位 (vx , vy)の関数 M1 M3 M2 2004年　９月 新大　集積回路

アナログ乗算器（１） MOSFETのリニア特性 iD1+iD2 M1 VCM iD3+iD4 M2 M3 M4 2004年 ９月 2004年　９月 新大　集積回路