5 テスト技術 5.1 テストとは LISのテスト 故障診断 fault diagnosis 故障解析 fault analysis 製造不良の判別 故障診断 fault diagnosis 故障箇所の特定 故障解析 fault analysis 故障の物理的要因の究明
5.1.1 論理回路のテストの基本 5.1.2 テスト品質とテストコスト テストパターン テストで用いる入力のこと テスト品質 例．故障のカバー率 テストコスト テスト時間，テスト装置，テスト用の回路，テストパターン生成時間．．． 1 回路 正常時：1 故障時：0 故障発見!
5.2 故障モデル 全数テスト 現実的でないことが多い 故障モデル fault model 想定される故障を検出するようテストパターンを生成
5.2.1 故障モデルの考え方 VDD 欠陥 defect 故障 fault 1 誤り error 1 正常時：1 故障時：0 1
5.2.1 故障モデルの考え方 良い故障モデルの条件 故障モデルの分類 実際によく生じる欠陥の振る舞いを表現 生成したテストパターンが他のモデルの故障も検出 計算機での扱いが簡単 故障モデルの分類 論理故障と非論理故障 単一故障と多重故障
5.2.2 縮退故障 stuck-at fault 最も広く用いられている故障モデル 0縮退故障 1縮退故障 GND VDD 1
5.3 テストパターン生成 5.3.1 テストパターンと故障検出率 前提 組み合わせ回路 f(X) 論理故障 a 故障差関数 F(X) = f(X) fa(X) テストパターン F(X)=1となるX x1 x2 VDD 故障関数 1 x1 x2
等価故障 equivalent fault 故障関数が同じ故障 GND GND
考慮すべき故障の数とテストパターン数 N: 信号線数 n: 入力ビット数 故障の数 テストパターン数 全縮退故障 2N ≤ 2N 等価故障から代表故障を選択 0.8N～1.2N ≤ 0.8N～1.2N 全数テスト 2n
テスト不能故障，冗長故障 テストできない故障 組み合わせ回路の場合，冗長故障 x1 x1 a/1 x2 x2 x1 x2 その部分の回路は冗長なため x1 x1 a/1 x2 x2 x1x2 0 0 0 1 1 0 1 1 1 x1 x2
故障研修率，故障検出効率 故障検出率 (%) 故障検出効率(%) 検出する故障数 総仮定故障数 ×100 検出する故障数 総仮定故障数－テスト不能故障数 ×100
自動テストパターン生成 ATPG 生成におけるポイント 基本技術 生成時間が短い 故障検出率が高い テストパターン数が少ない 5.3.2 故障シミュレーション パターンから検出できる故障を求める 5.3.3 テスト生成 故障から，検出できるパターンを求める
テスト生成の流れ ランダムテストパターンの生成と故障シミュレーション 未処理の故障が無ければ終了．あれば３へ． ある未検出故障に対するテストパターンを生成． パターンが生成できなければ２へ．できれば５へ． 生成されたパターンに対し故障シミュレーション．２へ．
5.3.2 故障シミュレーション 与えられたテストパターンが検出できる故障を求める 故障n個のとき，n+1個の回路をシミュレート a/1 1 1 a/1 a/0 1 1 1 a/0 a/0
5.3.3 アルゴリズムによるテスト生成 与えられた故障を検出するテストパターンを求める 2分決定グラフ(BDD)による故障差関数 充足可能性問題(SAT) 経路活性法 (path sensitization method) 回路の形状を基に，信号伝搬経路を見てゆく Dアルゴリズム，PODEM, FAN, SOCRATES
5値論理 真理値表 ＡＮＤ 正常回路 故障回路 1 D X 未割当 1 D X 出力がDかDになるように，入力値を定める
図5.10 故障の顕在化 （0縮退故障を仮定） 図5.12 含意操作 （決定できる値を設定） 1 D 図5.11 正当化操作 （入力側に値を設定） 1 D 図5.13 故障の伝搬操作 1 D
出力がDかDになるように，入力値を定める 1 1 １ D D D D D 1 D 1 テストパターン： (a, b, c, d) = (0, 0, x, 0)
5.3.5 順序回路のテスト 極めて困難 時間展開モデル
5.4 スキャン設計 テスト容易化設計（DFT, Design for Testability）の一種 フリップフロップの値を外部から制御・観測できるように回路を設計
5.5 組込み自己テスト BIST (built-in self test) テストパターン発生，出力系列の解析などを内蔵回路によって行う手法 5.3.2 テスト発生回路 LFSRがよく用いられる
5.5 組込み自己テスト BIST (built-in self test) 応答解析回路 シグネチャ(signature)を出力 出力系列を圧縮したもの 見逃し(aliasing)の可能性 エラーが含まれている出力系列のシグネチャが，正常な場合と一致してしまうこと 確率は少ない MISR