第11回　よく使われる順序回路 複数のFFを接続した回路を解析する際の考え方を学ぶ カウンタ回路の仕組みを理解し，設計できるようにする 瀬戸

入場者数カウントシステムの中心は、カウンタ回路 カウンタ回路！ ２進数 010 パルス数 加算 回路 入場者数 記憶回路 光 センサ パルス ２進数 010 ２進数 001 ７セグ 表示回路 ７セグ （表示装置） 他にも，“コイン投入枚数”などを記憶することができる

よく使われる順序回路は、複数のFF+組合せ回路 このような回路を解析する方法について学ぶ A B C D パルス (in) J Q J Q J Q J Q K Q K Q K Q K Q CLK

複数のFFを接続した回路の解析 X A B A, Bのタイミング図を描こう A B X D Q D Q CLK CLK 不定 不定 ヒント：　まず、他のFFの状態に依存しない、FF1のタイミング図から描く 出力 A 出力 B FF1 FF2 入力 X D Q D Q 教科書P65-66 に簡単な説明あり CLK CLK X A 不定 B 不定

複数のFFを接続した回路の解析 X A B FF1のタイミング図（A）が描けた （単なる D-FF !) A B X D Q D Q CLK 次に、FF2のタイミング図（B）はどのようになるか？ 出力 A 出力 B FF1 FF2 入力 X D Q D Q CLK CLK X A 不定 B 不定

複数のFFを接続した回路の解析 X A B 問題： クロックの立上り(↑)時のAの値が変化している！ Aの値はH, Lどっちか？ A B X 出力 A 出力 B FF1 FF2 入力 X D Q D Q 例えば ここに注目 CLK CLK CLK X A 不定 B 不定 ？ ？ ？

ポイント: FFの出力(Q)変化には，時間がかかる A 出力 B FF1 FF2 入力 X D Q D Q CLK ポイント ① FF1の出力Aは，FF内 　　のゲート遅延のため， 　　CLK立上りから， 　　わずかに遅れて変化 ② 二段目のFFは， 　　変化前のAの値を 　　取り込みBに出す CLK X A よく見ると ＦＦ遅延あり (CLK->Q遅延） B

複数のFFを接続した回路を解析した結果 X A B A B X D Q D Q CLK CLK 不定 不定 不定 出力 出力 入力 FF1

CLK->Q遅延を反映したタイムチャートのもう一つの描き方 出力 A 出力 B FF1 FF2 入力 X D Q D Q CLK CLK X A 不定 B 不定 不定 FFの出力(A, B)は、立上り直後、傾きをもって変化させるように描く

例題 （2つのJK-FFを組合せた回路） A B 以下の回路を解析し、タイミングチャートを描け A B J K Qn+1 Qn 1 CLK Qn 1 J FF1 Q J FF2 Q 保持 リセット K CLR Q K Q CLR セット 非同期 CLR トグル CLK 真理値表 （立下り↓時の動作） CLK CLR A B

例題 （2つのJK-FFを組合せた回路） A B B A B J K Qn+1 Qn 1 B A CLK CLR 不定 Qn 1 J FF1 Q J FF2 Q 保持 リセット K Q K Q B CLR CLR A セット 非同期 CLR トグル CLK 真理値表 （立下り↓時の動作） CLK A, Bどちらから 考えてもよい CLR A （　B　によって決まる） 不定 B （　A　によって決まる）

JK-FF （復習） J Q J K Qn+1 Qn 1 K Q CLK J Q K Q CLK T-FF （トグルFF) 保持 リセット Qn 1 保持 K Q リセット セット CLK トグル（反転） 動作 真理値表 （立下り↓時の動作） J Q K Q CLK T-FF （トグルFF)

非同期カウンタと、そのタイムチャート VDD VDD A VDD B C J Q J Q J Q CLK K K K CLK A B C 0 1 2 3 4 5 6 7 0 リセット

非同期カウンタの動作解析 入力側から， A, B, C の順番で，タイミング図を描くこと！ VDD VDD A VDD B C J Q J CLK K K K CLK A B C 0 1 2 3 4 5 6 7 0 リセット

非同期6進カウンタ （0～ 5 まで数える） 0 1 2 3 4 5 0 1 2 CLK A B C CLR B C A J Q CLK K 非同期6進カウンタ　（0～ 5　まで数える） J K Q CLK A B C CLR CLK A B C CLR カウント値 0 1 2 3 4 5 0 1 2 リセット 一瞬 6

非同期カウンタの欠点 欠点1 上位ビット (A→B→C)に行くにつれて、遅延が積み重なる 欠点2 リセット端子で0に戻すときに、細かいパルスが発生する CLK A B C CLR カウント 値 0 　 1 　　 2 　　 3 　　 4 5 0 この辺で値を読むと誤り 一瞬6のパルス

同期カウンタの仕組み 非同期カウンタの問題： A, B, Cが共通のクロックに同期していない 解決方針：　全てのFFに，共通のクロックを入れる カウンタの動作 (i) 一番下のケタ(A)は、毎クロック反転 (ii) 各ケタは、下のケタが全部「　１　」のとき、 　　　　次のクロックで反転、それ以外では保持 J K Qn+1 Qn ... 省略 1 保持 トグル 動作 CLK ↓ 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 A B C D 5V J Q J Q J Q J Q K Q K Q K Q K Q CLK

まとめ 複数のFF+組合せ回路の解析方法について学んだ FFには、出力遅延(CLK->Q遅延）があることが解析のポイント 非同期型、同期型