集積回路 ８．アナログ・デジタル混載集積回路 松澤　昭 2004年 9月 2004年　９月 新大VLSI工学.

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1 集積回路 ８．アナログ・デジタル混載集積回路 松澤　昭 2004年 9月 2004年　９月 新大VLSI工学

2 集積回路 1. VLSIとは？ 2．VLSIの設計から製造まで 3. ＭＯＳトランジスタとCMOS論理回路 4．メモリー回路
6. 回路・レイアウト設計 7. 論理設計とテスト 8. アナログ・デジタル混載集積回路 9. スケーリング則と低消費電力化設計 10．システムLSIとVLSIの今後 2004年　９月 新大VLSI工学

3 デジタルネットワーク・情報家電と アナデジ混在信号処理技術
2004年　９月 新大VLSI工学

4 デジタル情報家電の時代 デジカメ、カメラ付携帯電話、DVDレコーダー、デジタルTV、フラットディスプレーなどのデジタル情報家電機器が大成長。
これらの機器には1～2個のシステムLSI (SoC)が使用されている。 [印刷物用のみ] 2004年　９月 新大VLSI工学

5 IEEE 1394, USB, Blue tooth, Wireless LAN
デジタルネットワーク社会 デジタルネットワーク化も現在の特徴である。ここでもアナログ・RF混載技術が使われる IEEE 1394, USB, Blue tooth, Wireless LAN DAB CS/BS Ethenet Digital TV ITS Home network HII Station A major stream of current electronics is digital consumer electronics and its networking. Many peoples use cellular phones in everywhere and broad band networking, such as ADSL in their home. Home networking which connects and controls every consumer electronics products and home appliances becomes available. ADSL, FTTH Network Digital TV Home Server W-CDMA DVC DVD 2004年　９月 新大VLSI工学

6 ネットワーク技術 光 数10Gbps 同軸ケーブル Chip-to-Chip 伝送速度 数Gbps 有線(xDSL) 数10-100Mbps
もっとも重要な技術ではあるが、微妙な位置づけにある。課題も多い。 光 数10Gbps 分布定数回路 高域減衰 電磁ノイズ アナログイコライズ 同軸ケーブル Chip-to-Chip 数Gbps 伝送速度 有線(xDSL) 数10-100Mbps 変復調技術 無線 数10-100Mbps デジタルイコライズ 距離 2004年　９月 新大VLSI工学

7 有線ネットワークシステムの構成：１ 光ネットワークの構成 比較的単純な技術、ただし超高速動作。 ・ＣＤＲ: クロックとデータの再生
・シリアル⇔パラレル変換 ・8B/10Bなどのデータフォーマット変換 P/S 8B-10B TX 10 1250MHz Clock Multiplier 125MHz S/P 10B-8B RX 10 1250MHz PLL Clock Recovery & Data Retiming 2004年　９月 新大VLSI工学

8 有線ネットワークシステムの構成：２ ケーブル用超高速シリアルI/F 光インターフェースを基本として
プリエンファシスや簡単なアナログイコライザーを加えている。 Clock Multiplier Unit (CMU) RefClk Parallel Data In P/S D LPF VCO S/P Parallel Data Out + Driver Kd Kp MUX Clock Recovery Unit (CRU) Serial Out Input Buffer In Tone Sig. Gen. Tone_Out CP PD To develop the PHY with hybrid port architecture, βport is key component. This slide shows block diagram of βport for 1394b. The βport is data transceiver for full-duplex communication. The pure bandwidth is up to 1Gbps, but actual bandwidth is 800Mbps with 8B10B modulation. In transmitter side, Clock Multiplier Unit generates base clock for PS Converter and Driver with pre-emphasis capability. As for receiver side, Clock Recovery Unit performs clock recovery from incoming data from peer node. The recovered clock id fed to SP converter and logic portion. Furthermore, βport has Tone Signal Generator to generate an envelop signal from incoming data for node negotiation. 2004年　９月 新大VLSI工学

9 有線ネットワークシステムの構成：3 Gb Ethernet の例： デジタル信号処理技術の導入
デジタル信号処理の導入により高度な処理が可能 ・デジタルイコライザー ・エコーキャンセラー ・クロストークキャンセラー ・高度なプリエンファシス ただし、超高速ADC, DAC, ロジック回路が必要 Side-stream Descrambler & Trellis, Viterbi decoder DAC 250Mbaud (PAM-5) ADC 3-NEXTCanceller Echo Canceller DFE Slicer Clock Recovery FFE TX1 TX2 TX3 TX4 Pulse Shaping Scrambler Trellis,Viterbi Symbol Encoder Line I/F 2004年　９月 新大VLSI工学

10 有線ネットワークシステムの構成：４ ADSL, VDSLの例：デジタル変復調技術 （無線ネットワークと基本的には同じ）
OFDM, QAMなどのデジタル変復調技術を用いることで周波数を有効利用 処理系に高ダイナミックレンジが必要でADC, DACも高精度なものが必要。 RX-in Anti-aliazing Filter ADC Adaptive DFE Deci-mation DDFS Error Correction FEC TX-out Reconstraction DAC Inter- polation 2004年　９月 新大VLSI工学

11 高速I/Fのロードマップ 身近な分野でも数Gbpsの信号伝送は当たりまえになっている Display (Parallel) PCI
690Mbps 1.36Gbps 2.26Gbps 3.3Gbps (Parallel) SVGA XGA SXGA UXGA (800x600) (1024x768) (1280x1024) (1600x1200) PCI 1.06Gbps 2.11Gbps 4.22Gbps 8.45Gbps? (Parallel) SCSI 320Mbps 640Mbps 1.28Gbps 2.56Gbps? 5.12Gbps? (Parallel) Ultra-SCSI Ultra-2 Ultra-3 Ultra-4 ? Ultra-5 ? 1394 200Mbps 400Mbps 800Mbps 1.60Gbps 3.20Gbps (Serial) 1394.a 1394.b Year 1998 1999 2000 2001 2002 2004年　９月 新大VLSI工学

12 処理速度・伝送速度の加速 処理速度・伝送速度の進展はムーアの法則をしのいでいる。 USB 1394 5000 100BT 1000BT
“Super Moore’s law” 2000 1000 WS 2x/1.5year 500 “Moore’s Law” 200 Data rate (Mbaud), Processing : WS (MIPS) 100 2x/0.6year 50 20 10 10BT Ethernet 5.0 ’88 ~’89 ’90 ~ ’91 ’92 ~ ’93 ’94 ~ ’95 ’96 ~ ’97 ’98 ~ ’99 ’00 ~ ’01 2004年　９月 新大VLSI工学

13 アナ・デジ混在信号処理 アナデジ混在型信号処理は殆どのシステムに用いられている。
・デジタル放送・通信・ネットワーク(DTV, ADSL, Ethernet, USBなど） ・デジタル記録（HDD, DVD, DVCなど） ・デジタルカメラやディスプレーなどの入出力 Variable Gain Amp. Analog Filter A to D Converter Digital FIR Filter Viterbi Error Correction Clock Recovery Voltage Controlled Oscillator Data Out Other example is Digital recording system, such as HDD and DVD. Even if using digital recording technology. Pickup signal is damaged and contains many errors, shown in this photo. Eye is not open. Then mixed signal technology is applied to solve this issue. Using this technology, we can obtain clear signals without any errors. In this digital recording system, analog helps digital issue. Data In (Erroneous) Pickup signal Analog circuit Digital circuit Data Out (No error) 2004年　９月 新大VLSI工学

14 Mixed signal SoC for DVD RAM system
This enables high readability for weak signal from DVD RAM pickup. World fastest and highly integrated mixed signal CMOS SoC 0.18um- eDRAM 24M Tr 16Mb DRAM 500MHz Mixed Signal These function should be integrated in LSI and this LSI is called mixed signal SoC. In this case, SoC stands for the LSI chip which integrates almost every functions needed for total system. This chip was presented on ISSCC At that time, world fastest and highly integrated mixed signal CMOS SoC. It contains 24 million transistors including 16 Mb DRAM and integrates 500MHz operation mixed signal circuit in 0.18um embedded DRAM process. This chip is actually used in DVD RAM system to increase readability for weak signal from pick-up. This technology is one of the core-competence for Panasonic DVD RAM system. Goto, et al., ISSCC 2001 2004年　９月 新大VLSI工学

15 Recent developed mixed signal CMOS LSIs
AFE (Analog Front End) Digital network 1394b (1GHz) 5G RF LAN 12b 50MHz ADC 2ch 12b 50MHz DAC 2ch AFE for Digital Camera 12b 20MHz ADC+AGC AFE for ADLS 12b 20MHz ADC+DAC So, currently, mixed signal CMOS SoC and LSI becomes major products in LSI industry for consumer electronics equipment. We, analog and mixed signal engineer are very busy to develop many types of Mixed signal LSIs, such as 5G Wireless LAN base-band chip, 1GHz digital networking chip, Analog Front end chip for digital camera and ADSL system and 2GHz RF CMOS chip. 2GHz RF CMOS 2004年　９月 新大VLSI工学

16 CMOS technology for over GHz networking
Digital consumer needs over GHz wire line networking. CMOS has attained 5Gbps data transfer. World first 1394b transceiver For 1Gbps networking Test chip for 5Gbps wire line 0.25um 3AL_CMOS 0.18um 4AL_CMOS Currently, Over GHz networking is needed for digital consumer products. With increasing the pixel number and technology change from parallel interconnection to serial interconnection, needed transfer data rate is increasing. We developed 5GHz wireline networking chip. This success is owing to technology scaling and high speed circuit technology. 5Gbps Eye pattern 2004年　９月 新大VLSI工学

17 Application area in mixed signal CMOS tech.
Almost all the products need mixed signal CMOS LSI tech. ・Cellular phone: PDC, W-CDMA ・RR-Net: Bluetooth, IEEE802.11 ・Broad cast: STB, DTV, DAB Wireless Network Communication ・Optical: FTTH, OC-xx ・Metal: ADSL, VDSL, Power line modem ・Serial: IEEE1394, USB, Ethernet ・Parallel: DVI, LVDS Wired Recording ・DVD, VDC, HDD Again, currently almost all the applications need mixed signal technology. Digital network and communication, digital recording, displays, digital camera and other input devices, such a scanner, also power supply needs mixed signal for switching power supply and on-chip power supply circuits become very popular in current LSIs. Output ・LCD, PDP, EL, Audio drive Input ・Camera, Others Power supply ・ Switching supply, Every LSIs (On-chip) 2004年　９月 新大VLSI工学

18 アナログCMOS回路技術 2004年 ９月 新大VLSI工学
Next, I would like to discuss CMOS device as a analog device. 2004年　９月 新大VLSI工学

19 Difficulty of analog in LSI technology
Dynamic range has been reduced with technology scaling. New circuit technology or architecture are needed tox L W Xj Leff 0.7x Integration Performance　(Log) Speed Scaling Rule Signal swing Dynamic range = Noise + mismatch Scaling (Log) 2004年　９月 新大VLSI工学

20 CMOS as analog device CMOS has many issues as analog device,
but also has a variety of circuit techniques CMOS Bipolar Comment Switch action ++ -- Low Input current High gm - + CMOS is ¼ of Bip. Low Capacitance This results in Cp issue fT Almost same Voltage mismatch CMOS is 10x of Bip. 1/f noise CMOS is 10x to 100x of Bip. Low Sub. effect Offset cancel Analog calibration Digital calibration Embed in CMOS Only CMOS can realize switched capacitor circuits This table summarizes advantages and disadvantages between bipolar and CMOS technology. CMOS has many issues in particular, accuracy and low frequency noise. However, it also has many opportunities or a variety of circuit techniques to address these issues. Offset cancellation, analog and digital calibrations are easily used. CMOS has a variety of techniques to address the self issues 2004年　９月 新大VLSI工学

21 GHz operation by CMOS Cutoff frequency of MOS becomes higher than that of Bipolar. Over several GHz operations have attained in CMOS technology fT : CMOS 0.13 um 100 G 0.18 um fT : Bipolar (w/o SiGe) 0.25 um 50 G fT /10 (CMOS ) 20 G 0.35 um RF circuits 10 G 5GHz W-LAN CDMA fT /60 (CMOS ) Frequency (Hz) Cellular 5 G Digital circuits Phone In terms of high speed operation, CMOS performance has been improved rapidly. Ft of CMOS becomes almost same as that of bipolar, owing to the technology scaling. So, 5GHz wireless LAN and several GHz operation of digital and networking circuit have been realized. 2 G 1 G IEEE 1394 500 M D R/C for HDD 200 M 100 M 1995 2000 2005 Year 2004年　９月 新大VLSI工学

22 Transistor issue: VT mismatch
Larger gate area is needed for small VT mismatch. Scaling and proper channel structure can improve this issue. 0.4um Nch Tox scaling ΔVT (σ:mV) Larger gate area 0.13um Nch Boron w. Halo* 0.4um Pch VT mismatch is another headache. VT mismatch is proportional to gate oxide thickness and inversely proportional to square root of gate area. Thus scaling improves it and the proper channel structure, such as no halo process also improves. However, if we want to reduce the mismatch, we should increase gate area. This of course, results in decrease of frequency performance, increase of power, area, and cost. Channel engineering 0.13um Nch In w/o Halo* * Morifuji, et al., IEDM 2000. 2004年　９月 新大VLSI工学

23 kT/Cノイズ 標本化回路では熱雑音をサンプリングし、これがノイズとなる
→高精度化＝高ダイナミックレンジ化のためには容量か電圧を大きくしなければならない →電源電圧が下がってくると同一のダイナミックレンジを取るためには容量を大きくしなければならない 微細化で電源電圧が下がると高性能ADCが設計しにくくなる N=2として計算 kT/Cノイズは SNR (dB) VFS=5V VFS=3V 14bit VFS=2V ここでnは関係する容量数 VFS=1V 12bit フルスケール入力電圧をVFSとおくと 10bit 0.1 1 10 100 容量 (pF) 2004年　９月 新大VLSI工学

24 CMOSのアナログ特性の特徴 gm/Idsはバイポーラの1/3程度 スケーリングによりfTは向上、しかし、動作電圧は低下
スイッチと容量が使用できる 相補回路が実現し易い 入力インピーダンスが高い 電圧可変コンダクタンスが実現可能 バイポーラのようにキャリア蓄積の影響が無い ミスマッチ電圧や1/fノイズが大きい 精度（ミスマッチ電圧・容量）や1/fノイズはサイズ依存が大きい 基板の影響を受けやすい デジタルとの混載が容易 Bi-CMOSに比べて低コスト 2004年　９月 新大VLSI工学

25 Characteristics of gm (Basic)
Gm is proportional to Ids and inversely proportional to Veff. Veff is proportional to square root of Ids and inversely proportional to square root of (W/L) ratio. Square law region 2004年　９月 新大VLSI工学

26 gds can be reduced by using larger L and small Ids.
gds (=/rds) gds can be reduced by using larger L and small Ids. J H log [Ids] -6 -2 -3 -4 -5 -7 L=0.4um 0.6um 4.0um 2.0um 1.0um W=10um gds ∝ Ids 0.5 0.75 Nch B log [gds ] 1.0 Pch 2004年　９月 新大VLSI工学

27 (a) Source grounded ckt.
カスコードによる出力抵抗の増大 スーパーカスコード回路 カスコード回路 Iout Iout Iout rout Vb rout rout Vb + M2 - M2 Vin M1 Vin M1 M1 Vin 出力抵抗 TR2の固有利得 通常数10倍 更に増幅器の利得倍 (a) Source grounded ckt. (b) Cascode ckt. (c) Super-cascode ckt. 2004年　９月 新大VLSI工学

28 アナログCMOS回路 I2 I1 VDD スルーレイト M3 M4 M6 M1 M2 VIN(-) VIN(+) 位相余裕 Vbias M5
DC利得 VDD スルーレイト M3 M4 M6 Cc M1 M2 VIN(-) VIN(+) 位相余裕 CL I2 I1 Vbias M5 M7 ノイズ　(1/fノイズを除く） アナログCMOS回路は電流　Ids, gm, rds　(gds),　がメインパラメータである。 2004年　９月 新大VLSI工学

29 トランジスタパラメータの決定方法 Ids (Veff) 0) 電流は必要なgmから求める
（通常Veffは0.2V程度） １）　W/Lは与えられた電流において必要なgmから決める Ids L, W 飽和領域 （通常Veffは0.2V程度） (Veff) リニア領域 2 ）　Lはrds, 周波数特性, ミスマッチ電圧, 1/fノイズから決める 2004年　９月 新大VLSI工学

30 CMOS　A/Dコンバータ 2004年　９月 新大VLSI工学

31 ＡＤＣの性能・用途・変換方式 ・高速かつ高精度は難しい ・変換方式はFlash, Pipeline, ΣΔ型に絞られる Flash
0.01 0.1 1 10 100 1000 2 4 6 8 12 14 16 18 20 22 24 Resolution（bit) Conversion Frequency (MHz) HDD DVD CD/MD Conventional Audio DVD Player DVD Audio Cellular phone GSM handset Digital I/F Camera TV ADSL VDSL Motor servo Flash Progress of technology Pipeline Sigma Delta 2004年　９月 新大VLSI工学

32 ADC Architecture:Flash and pipeline
Flash is used in ultra-high speed conversion with low resolution. Pipeline is used in high resolution with moderate conversion speed . Flash Pipeline vin + ×2 Amplifier Comparator S/H Digital approximater (DAP) 1-bit DAP D1 D2 D3 D4 D5 D6 D7 MSB LSB Deliverables; Folding Interpolation Vref Vin + Comparator Encoder CLK Suitable for CMOS Switched capacitor operation Ultra-high speed (-- 2GHz) Low resolution (<8bit) Large power consumption High resolution(<14bit) Moderate speed(<100MHz) Low power consumption 2004年　９月 新大VLSI工学

33 ADC Architecture: Sigma delta ADC
Sigma delta ADC and DAC are widely used for high resolution (14b-24b) and not high speed ( <1MHz) applications. All are realized with CMOS tech. Sigma delta ADC Sigma delta DAC Integrator + x(n) z-1 1bit DAC Analog Digital Comparator Filter AVDD DAC out Digital Signal Processing + vin C Φ1 Φ2 1bit DAC Integrator High SNR and resolution M: over sampling ratio Small and simple low accuracy analog ckt. Easy implementation in CMOS 2004年　９月 新大VLSI工学

34 Progress in A/D converter
ADC is a key for mixed signal technology. We have reduced the cost and power of ADC drastically; Power consumption: 1/2,000 Price: 1/200,000 1980 1982 1993 Now Conventional product World 1st Monolithic World lowest power SoC Core Board Level (Disc.+Bip) 20W $ 8,000 Bipolar (3um) 2W $ 800 CMOS (1.2um) 30mW $ 2.00 CMOS (0.15um) 10mW $0.04 Analog Devices Inc. In a mixed signal systems, ADC is an important key technology. I worked in Matsushita and developed many ADCs dulling past 24 years. In 1979, I started my engineer life in Matsushita and first project is developing world first monolithic video-rate 10b ADC to use digital TV and VTR and digital broadcasting. Matsushita planed every consumer electronics system must change its technology from analog to digital. Video-rate ADC was a serious bottle neck. At that time, Only analog devices could supply the video-rate 10b ADC board, however, consumed 20W and the price was dollars. We succeeded to develop world first monolithic video-rate 10b ADC at 1982. We used it for professional digital TV system, however, cost and power were not accepted in consumer equipments. In 1993, We developed extremely low power ADC. It consume only 30mW. This is owing to CMOS technology and new conversion architecture suitable for CMOS technology. Currently, we can use it as a circuit library for SoC. Power consumption is only 10mW and price must be only 4 cents. So, this progress enables cheep mixed signal SoC. Our developed. Our developed. Our developed. 2004年　９月 新大VLSI工学

35 並列型ADCの課題 比較器間の「しきい値電圧」はわずか2mV !! 並列型は2N個の比較器が必要
超高速バイポーラやMOSは論外!! 消費電力の急増 通常の超LSI技術では限界がある。 新規変換方式の開発 歩留(%) 2mV : 10bit 2004年　９月 新大VLSI工学

36 超ローパワーCMOS 10b ADC Kusumoto, et al., ビデオカメラ用には10bのADCの開発が期待されていた。
ISSCC ‘93 ビデオカメラ用には10bのADCの開発が期待されていた。 しかも超ローパワーで動作することが他を引き離す鍵であった。 新規なA/D変換方式である、容量補間方式と容量ネットワークによる誤差分散により 10b, 20MHzで30mWという画期的な超ローパワーを実現した。 この値は現在でもトップクラスである。 （当時は 500mWが普通） 消費電力1000分の１！ @0.8umCMOS ADC 2004年　９月 新大VLSI工学

37 Early stage mixed signal CMOS LSI for CE
Success of CMOS ADC and DAC enabled low cost mixed signal CMOS LSI. This also enabled low cost and low power digital portable AV products. 1993 Model: Portable VCR with digital image stabilizing 6b Video ADC Digital Video filter System block diagram The success of CMOS ADC and DAC enabled low cost mixed signal CMOS LSI. In 1993, Video camera group wanted to use digital signal processing technology to consumer video camera system in the first place, in spite of recording method was still analog. This is the digital picture stabilizing technique for human vibration. However, cost and power increase and board area increase ware not permitted. So, we developed, may be one of world earliest mixed signal CMOS LSI for consumer use to address this issue. This success impacted to system groups to use digital technology. At that time, many engineers believed the use of digital technology resulted in cost, power, and area increase. 8b low speed ADC;DAC 8b CPU 2004年　９月 新大VLSI工学

38 Progress in high-speed ADC
High speed ADC has reduced its power and area down to be embedded. World fastest 6b ADC 6b, 1GHz ADC 2W, 1.5um Bipolar ISSCC 1991 Reported Pd of CMOS ADCs 10 ISSCC 2000 World fastest CMOS ADC 6b, 800MHz ADC 400mW, 2mm2 0.25umCMOS 10mW/Gsps 1 order down High speed ADC which stands for several hundred MHz operation has been also progressed. In 1991 we developed bipolar 6b 1GHz ADC for digital oscilloscope use, however power dissipation was 2W. In 2000, We developed world fastest 6b 800MHz CMOS ADC. It still consumed 400mW. In 2002, We developed 7b, 400MHz, ADC, but power dissipation is only 40mW this is one order lower power compared with others. And occupied area is only 0.3mm2. This success is owing to new conversion architecture and using scaled CMOS. This is acceptable level for embedding in mixed signal SoC. Now, we use this ADC core in many types of SoC for DVD systems. Pd/2N[mW] 1 1mW/Gsps ISSCC 2002 World lowest Pd HS ADC This Work 7b, 400MHz ADC 50mW, 0.3mm2 0.18umCMOS 0.1 1 10 Conversion rate [x100Msps] 2004年　９月 新大VLSI工学

39 RF CMOS技術 Next, I would like to discuss CMOS device as a analog device. 2004年　９月 新大VLSI工学

40 ワイアレスシステム 今後増大するワイアレスシステムの規格 LSIの開発を合理的に進める必要がある。 ・低電力型 ・ブロードバンド型
のワイアレスネットワークを重点的に行う ・システム仕様と要素回路の性能の関係 ・システム仕様とシステム構成 　（ダブルコンバージョン、ダイレクト、Low-IF,）の関係 2004年　９月 新大VLSI工学

41 RF技術の重要性 今後のユビキタス社会やブロードバンド社会、チップ接続技術にとってRF技術が中核となる。
日本の大学においてもこれらに対応するLSIを設計できる能力を有することが求められる。 センサーネットワーク （日経エレより） RF-TAG chip （日経エレより） 自然エネルギーで動作する携帯情報端末 チップ間の高速通信 （提供：NTT) （日経マイクロデバイスより） 2004年　９月 新大VLSI工学

42 Technology edge RF CMOS LSI
Many RF CMOS LSIs have been developed for many standards Wireless LAN, a/b/g 0.25um, 2.5V, 23mm2, 5GHz Discrete-time Bluetooth 0.13um, 1.5V, 2.4GHz M. Zargari (Atheros), et al., ISSCC 2004, pp.96 K. Muhammad (TI), et al., ISSCC2004, pp.268 2004年　９月 新大VLSI工学

43 Multi-standard issue Future cellular phone needs
Reconfigurable RF circuit is strongly needed for solving multi-standard issue. Multi-standards and multi chips Future cellular phone needs 11 wireless standard!! IMT-2000 RF GSM Bluetooth GPS BB MCU Power Current Unification Future Reconfigurable RF DSP Yrjo Neuvo, ISSCC 2004, pp.32 Unified wireless system 2004年　９月 新大VLSI工学

44 ワイアレス用スケーラブル設計技術の開発 2004年　９月 新大VLSI工学

45 RF MEMS switch Mechanical low-loss integrated switch enables;
Select or change inductance and capacitance Select signals and circuits; As a result, enables reconfigurable RF circuits J. DeNatale, ISSCC 2004, pp. 310 2004年　９月 新大VLSI工学

46 アナ・デジ混載SoC開発 2004年 ９月 新大VLSI工学
Next topic is a development strategy and design system for mixed signal SoC. 2004年　９月 新大VLSI工学

47 Full DVD system integration in 0.13um tech.
Advanced mixed signal SoC has been successfully developed. Okamoto, et al., ISSCC 2003 0.13um, Cu 6Layer, 24MTr CPU2 CPU１ Pixel Operation Processor Front-End System Cont- roller Analog FE +Digital R/C AV Decode Processor PRML Read Channel VCO IO Processor ADC Servo DSP We succeeded in the development of mixed signal SoC which integrates full DVD system using Matsushita’s Cu 6 layer 0.13um technology and published it on this ISSCC 2003. The paper was selected as best three papers in this ISSCC. Point is not circuit technology itself, but totally high design quality to integrate full system in advanced process. We need new development strategy and design system to develop it in a short time with high design quality. Gm-C Filter Back -End Analog Front End 2004年　９月 新大VLSI工学

48 アナ・デジ混載SoCの開発戦略 最適なシステム・回路構成をいかに実現するか？ アナログ回路 A/D・D/A コンバータ デジタル回路
アナデジ混載システム の一般構成 アナログ回路 A/D・D/A コンバータ デジタル回路 外部信号 以下の項目を考慮して決定すべき　（かなりの複雑系） ・性能：　　　　　　　　感度・エラーレート・セパレーション ・消費電力：　　　　　トータルでの低消費電力 ・機能：　　　　　　　　複数規格への対応・プログラマビリティー ・コスト：　　　　　　　　プロセスコスト（オプション）・占有面積 ・ポータビリティー： 　マルチファウンドリー対応 ・スケーラビリティ：　多世代技術への対応 ・再利用性：　　　　　　システム・回路の再利用容易性 ・設計品質：　　　　　　PVT安定性、ノイズ耐性 ・テスト容易性：　　　　 2004年　９月 新大VLSI工学

49 技術の選択 アナ・デジ混在技術 バイポーラ CMOS アナログ技術 デジタル技術 時間連続型 時間離散型 デジタル 信号処理 最適化技術
補正技術 デジタル 制御 2004年　９月 新大VLSI工学

50 CMOSアナログ回路の設計指針 デジタルで実現できるものはデジタルで オーバーサンプリング（ΣΔ変調）などの先端DSP技術を検討する
まずはデジタルでの実現を検討し、アナログが格別な優位性がなければデジタルにする。 オーバーサンプリング（ΣΔ変調）などの先端DSP技術を検討する これによりアナログ前処理回路への要求が緩和されることが多い。 微細化・低電圧化が可能な回路を用いる 微細化はアナログにおいても広帯域化・高速化・低電力化の切り札である。このためには低電圧化が可能な回路を用いる。 高精度化はサイズの最適化・アナログ補正・デジタル補正の順に検討する 精度はサイズに依存するので、まずこの最適化を検討すべき。しかし高精度化はサイズの増加を伴い、性能劣化を招くので、補正技術によりサイズが小さくとも高精度化が図れるようにする。 2004年　９月 新大VLSI工学

51 Noise and EMI reduction
To reduce the noise generated by digital; Increase embedded decoupling capacities in digital and analog and also increase substrate resistance, decrease package inductances. Analog ckt. Noise radiation Digital ckt. Package inductance Noise current is converted to noise voltage R C L Substrate resistance Noise invasion R and C forms RC low pass filter RC Low-pass filter Embedded decoupling capacitance 2004年　９月 新大VLSI工学

52 Noise simulation Noise should be simulated on the post-layout simulation stage Without added dec-cap. 　　　 With added dec-cap.　　 Peak current can be reduced to 65% 2004年　９月 新大VLSI工学

53 アナ・デジ混載SoC設計環境 2004年 ９月 新大VLSI工学
Next topic is a development strategy and design system for mixed signal SoC. 2004年　９月 新大VLSI工学

54 アナログ設計の課題とEDA ・ アナ・デジ混載SoCの大部分の工数がアナログ回路設計である。
日経エレクトロニクス　 pp.71 2004年　９月 新大VLSI工学

55 アナログEDAの階層 統合化された設計フローとデータベースが必要 設計フロー データベース 混在システム設計 機能モデル・IP
上流 フォワードパス バックパス アナログ回路設計 デバイスパラメータ アナ・デジ混載SoC 開発体系 レイアウト設計 セル・LPEデータ 下流 ポストレイアウト検証 （ノイズ検証を含む） LSI試作 2004年　９月 新大VLSI工学

56 ADSL Analog Front End 2004年 ９月 新大VLSI工学 ADSL Analog Front End Tuning
Digital Signal Process or G.C. LNA １．１ＭＨｚ １３８ＫＨｚ ADC DAC VCO XTAL Digital Interface ０～－ 15dB ～ 31dB 12 8 Rx Data Tx Data 局側 ： Solid lines 宅側 Dotted lines External Line Interface 2004年　９月 新大VLSI工学

57 LSI design using behavioral language
Example: Analog Front End chip for ADSL system. LNA Filter D/A A/D Output driver VCXO cont. Buffer Control logic I show you one example to design mixed signal circuits with top down methodology. Sample is CMOS analog front end for ADSL system. 2004年　９月 新大VLSI工学

58 Hierarchical and behavioral system design
System should be described in behavioral language, hierarchically. Analog behavioral model Analog: Verilog-A Logic: Verilog-D For the first time, make large black boxes for whole chip. Next, in this case, separate analog part and digital part. Each part contains some functional blocks, in this stage, describe interconnection between blocks. Next, describe functions in behavioral languages. 2004年　９月 新大VLSI工学

59 Virtual System test using Verilog AMS and Matlab
We can test the designed mixed signal system virtually, by using Verilog AMS and Matlab. Matlab DMT modulation Matlab DMT demodulation Target LSI Verilog-AMS Constellation ENC IFFT FIR FIR Constellation DEC FFT Matlab is used as a soft DSP Next, Total system should be verified. In this case, Functions of the chip are described in behavioral languages. Input digital data is generated by Matlab and the out put data is inputted to Matlab. Through this process, we can check the performance of the chip in ADSL standard, such as Carrier separation. > 66dB Q I f MTPR TEST (DMT Carrier hole) QAM constellation 2004年　９月 新大VLSI工学

60 今後の技術の方向性 We succeeded in development of mixed signal SoC, however it has essential issues. 2004年　９月 新大VLSI工学

61 Vdd and CMOS scaling limits in analog
Lowest analog operating voltage must be 1.2V -1.8V. 最新のロードマップでは65nmノードの動作電圧は1.2V程度になっており アナログもこの程度の電圧は使用可能と思われる。 4 ITRS ‘99 Digital （Upper） デジタル（上限） Technology node テクノロジーノード Analog (Upper) アナログ（上限） 3 Analog (Lower) アナログ（下限） Supply voltage (V) Technology node (0.1um)　 2 One serious issue of current CMOS technology is the difficulty of voltage lowering of CMOS circuits. This ITRS roadmap says the operating voltage of analog becomes saturated. 1.2V to 1.8V must be the limitation. Thus 0.18um or 0.13 um looks the scaling limit for analog CMOS device. This results in saturation of Ft increase and area decrease. 1 Digital (Lower) デジタル（下限） 1 ‘ ‘ 00 00 2 3 4 5 6 ‘ ‘ 05 05 7 8 9 10 11 ‘ ‘ 10 10 12 13 14 15 2004年　９月 新大VLSI工学

62 高速・高周波化と電源電圧 チャネル長を短くするとキャリアの走行時間が短くなり高速・高周波になる。
一方、破壊電界は物質で決まり、チャネル長が短くなると電界は高くなる。 高速化・高周波化を図ると電圧は下がる vsat E L Vds Vsat:キャリアの飽和速度 Eb: 破壊電界 2004年　９月 新大VLSI工学

63 Cost up issue by analog & I/O
Cost of mixed A/D LSI will increase when using deep sub-micron device, due to the increase of cost of non-scalable analog and I/O parts. Large analog on SoC must be unacceptable in near future. Wafer cost increases 1.3x for one generation I/O Analog （0.35um : 1） Digital Therefore, area reduction of analog circuits is quite difficult, as well as I/O circuits. This graph shows chip area estimation and cost estimation of mixed signal SoC, If the system is fixed, foundry wafer cost increases at a rate of 30% for one technology generation increase, and normalized by 0.35um technology. 0.35um chip has good balance between digital, analog and I/O. 30% is analog and I/O area and 70% is digital area. If technology generation is advanced, chip size is reduced, but this is due to the reduction of digital area. In terms of cost, the chip cost increases when using 0.18um technology and more scaled technology. In reality, that situation is a virtual impossibility, however this shows the analog issue in advanced SoC clearly. In real business, analog designers have tough requirement to reduce the area. So we must reduce the analog area at least same rate of digital area reduction. This means half size for one generation advance. Therefore, in real SoC business, large analog must be unacceptable in near future. Chip area Chip cost 2004年　９月 新大VLSI工学

64 Example: Analog+ digital calibration tech.
Area and power are reduced drastically, by scaled CMOS and digital tech. Y. Cong and R. L. Geiger, Iowa state university, ISSCC 2003 14b 100MS/s DAC 1.5V, 17mW, 0.1mm2, 0.13um 0.5 LSB INL, SFDR=82dB at 0.9MHz, 62dB at 42.5MHz One effective example of this solution, using scaled CMOS and digital calibration is 14b 100MHz DAC, presented by Y. Cong from Iowa State University, on this ISSCC. 14b DAC has conventionally used larger transistor to reduce the mismatch. However this results in decrease of dynamic performance and power increase, as well as area increase. They changed strategy. Using 0.13um technology and small transistor. Current mismatch is adjust by digital calibration technology. Even if using digital calibration, overhead area is very small, due to the technology scaling. As a result, 9LSB error can be reduced to 0.4 LSB error. Area and power dissipation is dramatically decreased. Area is 1/50 and Power dissipation is 1/20 compared with previous work. This result encourages us to use this strategy. +/- 9 LSB +/- 0.4 LSB Area: 1/50 Pd: 1/20 Calibration 2004年　９月 新大VLSI工学

65 Future step: Mixed signal egg.
Analog helps digital (digital network and storage…). Next step is digital must help analog. Mixed signal egg ( Analog yolk and white with digital shell) Digital shell Sustain the analog egg. Calibration and adjustment. Next, I would like to future technology direction of LSI. As talked previously, current digital technologies are helped by analog technology, such as digital network and digital storage. And current analog technology on SoC needs help by digital. However in SoC digital is a major part and analog is sub part. In contrast, some systems need analog processing. Ultra-low power operation is needed for some ubiquitous networks, sensor-telemetry chips, and bio-electro chips. In these applications, use of weal inversion operation of MOS transistor is effective. One remarkable success is Chris Tomazou’s Cochlear implantable healing aid chip. Micro watt operation was realized by this weak inversion analog technology. However, analog processing is very delicate and fancy to process condition, device fluctuation, voltage change, and temperature change. Stable and accurate operation looks difficult. In this case, digital calibration for several adjustment must be useful. Digital should check the current status at proper intervals. This does not increase power consumption and extra area. Analog processing is also needed for ultra high speed application. For over several GHz operation, digital signal processing can not be applied. Analog processing still needed. In this application, digital should be assisted. This collaboration looks like egg. The yoke and white is an essence of egg. However, if shell is broken, the yoke and white are hardly damaged. Analog yoke and white with digital shell, or mixed signal egg must be a image of future technology step. Analog yolk and white Ultra-low power signal processing Ultra-high speed signal processing But, very delicate and fancy 2004年　９月 新大VLSI工学

66 松澤研のテーマ RFアナ・デジ混載LSIに関するシステム・回路・設計手法の体系的な研究を推進 松澤研の テーマ センサー集積
アナログスケーリング （センサー用LP-AFE) （低電圧・ノイズ問題） RFCMOS技術 アナ・デジ混載設計技術 ・システムの分析と回路仕様 ・要素回路の開発 (LNA, VCO, Mixer, Filter, ADC, DAC, PA,シンセ） ・ワイアレスシステムLSI設計 　センサーネットワーク ZigBee（ローパワー） 　UWB（ブロードバンド） ・スケーラブル設計技術 ・デジタル補償技術 高精度ディスプレー ドライバー 松澤研の テーマ 電流型DAC (OEL) 超高速・高精度ADC ・10b, 2GHz ADC (UWB) ・ 6b, 1GHz, 40mW (UWB) ・14b, 400MHz ADC (Soft Radio) 2004年　９月 新大VLSI工学

67 まとめ デジタル情報家電が本格的な成長軌道に乗りつつある。半導体比率はアナログの２倍になり、SoC化が進展している。
アナ・デジ混在型システムが主流である。SoCはCMOSアナログ混載が不可欠である。 CMOSのアナログ応用はばらつきなどに課題が多いが多彩な回路技術により困難を克服可能である。 アナデジ混載SoC開発は、回路の複雑化、コストアップ、開発TATの短縮などの課題があり、より総合的な開発戦略が求められる。 設計手法の開発と、システムからデバイスまでのトータル的なEDAの活用が重要である。 アナログ部分の面積縮小や精度劣化の克服、回路の安定動作が大きな課題となっている。デジタル技術の活用が鍵を握っている。 2004年　９月 新大VLSI工学