集積回路 ６．回路・レイアウト設計 松澤　昭 2004年 9月 2004年　９月 新大VLSI工学.

Presentation on theme: "集積回路 ６．回路・レイアウト設計 松澤　昭 2004年 9月 2004年　９月 新大VLSI工学."— Presentation transcript:

1 集積回路 ６．回路・レイアウト設計 松澤　昭 2004年 9月 2004年　９月 新大VLSI工学

2 集積回路 1. VLSIとは？ 2．VLSIの設計から製造まで 3. ＭＯＳトランジスタとCMOS論理回路 4．メモリー回路
6. 回路・レイアウト設計 7. 論理設計とテスト 8. アナログ・デジタル混載集積回路 9. スケーリング則と低消費電力化設計 10．システムLSIとVLSIの今後 2004年　９月 新大VLSI工学

3 設計の各ステップとツール 製造工程とマスクデータ 回路設計 レイアウト設計と配置配線 スタンダードセルとライブラリ 論理設計と論理合成
設計検証 アーキテクチャ設計と高位合成 テストとテスト容易化 2004年　９月 新大VLSI工学

4 製造工程とマスクデータ 最終的に何を設計するか？ 2004年　９月 新大VLSI工学

5 CMOSの製造プロセス p tub n tub n MOS p MOS １．タブの生成 ３．拡散層の形成 SiO2
シリコン基板 １．タブの生成 ３．拡散層の形成 Poly silicon SiO2 ２．ポリシリコンゲート生成 ４．金属配線層の形成 2004年　９月 新大VLSI工学

6 製造工程に渡すデータ マスクデータ 各工程での処理を行う場所と行わない場所を指定する写真のネガのようなもの。トランジスタや配線の位置を指定することになる。 CMOSの場合２０枚から３０枚のマスクが必要となる。 配線は、拡散層、ポリシリコン、金属層（最大８層程度）で行う。 2004年　９月 新大VLSI工学

7 設計の各ステップとツール 製造工程とマスクデータ 回路設計 レイアウト設計と配置配線 スタンダードセルとライブラリ 論理設計と論理合成
設計検証 アーキテクチャ設計と高位合成 テストとテスト容易化 2004年　９月 新大VLSI工学

8 回路Simulation 例1）インバータの動作 回路動作の確認は “Spice”と呼ばれるシミュレータを用いる 信号の指定
2004年　９月 新大VLSI工学

9 SPICEの記述例 CMOS インバータ inv1 mp1 vout vin vdd vdd cmosp w=8u l=0.6u
mn1 vout vin vss vss cmosn w=4u l=0.6u vdd vdd 0 dc 3 vss vss 0 dc 0 vin vin 0 dc 1 .inc cmos035.mdl .op .option post .dc vin .print v(vout) .plot v(vout) .end MOS の接続と パラメータ　(D, G, S, Bの順） 電源・電圧源 モデルライブラリの指定 解析方法指示 出力・表示方法指示 2004年　９月 新大VLSI工学

10 Simulationの実行 ８．Waveform Windowが表示されるので、以下のようになっていればOK 出力Vout 入力
2004年　９月 新大VLSI工学

11 SPICEの記述例 CMOS OPアンプ VDD vdd 0 DC 2.5V VSS 0 vss DC 2.5V CT 0 inm 1
電源・電圧源 容量・抵抗 VDD vdd 0 DC 2.5V VSS 0 vss DC 2.5V VIN1 inp 0 DC 0V AC 1 SIN 0V 0.25V 1k 1u M1 vd1 inp vs1 vs1 cmosn w=15u l=1u M2 vout1 out vs1 vs1 cmosn w=15u l=1u M3 vd1 vd1 vdd vdd cmosp w=15u l=1u M4 vout1 vd1 vdd vdd cmosp w=15u l=1u M5 vref vref vss vss cmosn w=5u l=1u M6 vs1 vref vss vss cmosn w=15u l=1u R1 vdd vref 120k M7 vout2 vout1 vdd vdd cmosp w=20u l=1u M8 vout2 vref vss vss cmosn w=15u l=1u M9 out vout2 vdd vdd cmosp w=20u l=1u M10 out vref vss vss cmosn w=15u l=1u CT 0 inm 1 RT inm out 100MEG CO out 0 10p .AC DEC g .TRAN 10u 5m .FOUR 1k V(out) .INC cmos035.mdl .PRINT AC VDB(vout1) VDB(vout2) VDB(out) .PRINT TRAN V(out) .OPTION POST .END MOS の接続とパラメータ　(D, G, S, Bの順） 解析方法指示 モデルライブラリの指定 出力・表示方法指示 2004年　９月 新大VLSI工学

12 アナログ回路のSimulation 例２）高周波回路のNOISE解析。 回路図入力 シミュレーションの設定 シミュレーション結果
（ノイズ特性） 2004年　９月 新大VLSI工学

13 設計の各ステップとツール 製造工程とマスクデータ 回路設計 レイアウト設計と配置配線 スタンダードセルとライブラリ 論理設計と論理合成
設計検証 アーキテクチャ設計と高位合成 テストとテスト容易化 2004年　９月 新大VLSI工学

14 レイアウト 2004年　９月 新大VLSI工学

15 レイアウトの作業 トランジスタの形状と位置を決定 トランジスタ間を結ぶ配線の経路を決定
製造工程の製造精度に対し、十分な余裕を持った設計ー＞デザインルール チップ面積の最小化 遅延の最小化 消費電力の最小化 2004年　９月 新大VLSI工学

16 セルレイアウト 各レイヤーにおける最小線幅、最小間隔、レイヤー間の間隔などが決められている。 2004年　９月 新大VLSI工学

17 λルール プロセスルールに対し対応できる相対的な設計ルール 主なルール 金属１層目 最小幅3λ、最小間隔3λ
　λルール プロセスルールに対し対応できる相対的な設計ルール 主なルール 金属１層目　最小幅3λ、最小間隔3λ 金属２層目　最小幅3λ、最小間隔4λ ポリシリコン　最小幅2λ、ポリ間最小間隔2λ、ポリと拡散の最小幅1λ 拡散層　最小幅3λ、同型との最小間隔3λ、異なる型との最小間隔10λ 2004年　９月 新大VLSI工学

18 代表的なデザインルール 2004年　９月 新大VLSI工学

19 各レイヤーのデザインルールの一例 2004年　９月 新大VLSI工学

20 インバータのレイアウト 2004年　９月 新大VLSI工学

21 デザインルールチェック レイアウト終了後、デザインルール違反がないかどうかをチェックする。 図の例では、M1の間隔（ノッチ）が0.32um
　エラーが示されている。 2004年　９月 新大VLSI工学

22 レイアウトと設計手法 論理回路の実現におけるレイアウトの自由度による設計時間と面積（設計の品質）の間のTrade Off 設計時間 Full
Custom Standard Cell Gate Array ROMの 利用 面積 2004年　９月 新大VLSI工学

23 各手法の違い 2004年　９月 新大VLSI工学

24 ROMによる実現 論理関数の真理値表をROMに記憶 Vdd 入力 出力 a b c w x 0 0 0 0 1 0 0 1 1 0
入力　　出力 a b c w x 2004年　９月 新大VLSI工学

25 ゲートアレイによる実現 ゲートがあらかじめ用意されており、配線のみを設計する。 2004年　９月 新大VLSI工学

26 ゲートアレーのレイアウト 2004年　９月 新大VLSI工学

27 ゲートアレーのレイアウト 2004年　９月 新大VLSI工学

28 Standard Cell方式 基本セルと選択して配置し、配線を行う。 基本セル 高さをそろえて各種論理素子を用意
NOT, AND, OR, NAND, NOR, EXOR 各種フリップフロップ トランジスタサイズの違い（遅延） Vdd NAND NOT NOR D-FF AND NAND NOR NOT NOR AND GND 2004年　９月 新大VLSI工学

29 Standard Cell の配置配線 Vdd D-FF D-FF D-FF D-FF NAND NOR AND NAND NOR NOR
NOT NOR D-FF AND NAND NOR NOT NOR AND NAND NOR NOR NOT NAND AND NAND NOR NOT NOR AND D-FF D-FF D-FF NAND NAND NOT GND 2004年　９月 新大VLSI工学

30 配置･配線のレイアウトモデル VDD セル列 GND Poly Si層 メタル第2層 メタル第1層 自動配置配線されるモジュールおよびチップ
　配置･配線のレイアウトモデル LSI 設計 設計仕様作成 VDD GND セル列 Poly Si層 メタル第2層 メタル第1層 セル設計 機能設計 論理設計 テスト設計 レイアウト設計 レイアウト検証 EBデータ作成 LSI試作 LSIテスト 自動配置配線されるモジュールおよびチップ 　　上図のような一定ピッチ間隔の格子上で配置・配線される 人手で配置配線されるセルおよびモジュール 　　内部パターンは格子上になく、外形および端子位置が格子上に置かれる 2004年　９月 新大VLSI工学

31 配置と配線 素子・セルの場所の決定 素子間、セル間を接続する配線経路の決定 配線が短くなるような配置 配線長が短くなる配線経路の決定
2004年　９月 新大VLSI工学

32 スタンダードセルのレイアウト セル領域と チャネル領域（配線領域）が分かれている 配線へのコンタクト端子は決まったピッチ上にある。
2004年　９月 新大VLSI工学

33 配置配線の一例 2004年　９月 新大VLSI工学

34 LSIの完成模式図 2004年　９月 新大VLSI工学

35 フロアプラン 2004年　９月 新大VLSI工学

36 フロアプランの流れ 2004年　９月 新大VLSI工学

37 フロアプランの流れ(2) 2004年　９月 新大VLSI工学

38 レイアウト設計の手順 フロアプラン モジュール相対配置 チップサイズの推定 モジュールレイアウト モジュールサイズが確定
LSI 設計 　レイアウト設計の手順 設計仕様作成 セル設計 機能設計 論理設計 フロアプラン モジュールレイアウト チップサイズの推定 モジュールサイズが確定 チップサイズが確定 チップレイアウト完了 モジュール相対配置 モジュール間詳細配線 モジュール端子座標が確定 モジュール間概略配線 ＆モジュール絶対配置 チップレイアウト テスト設計 レイアウト設計 レイアウト検証 EBデータ作成 LSI試作 LSIテスト 2004年　９月 新大VLSI工学

39 フロアプランの処理内容 アナログ CPU メモリ 配線混雑度を平均化する必要がある。 配線 混雑度 ：自動配置配線モジュール 配線領域座標
LSI 設計 　フロアプランの処理内容 設計仕様作成 セル設計 機能設計 メモリ アナログ CPU 論理結合度 6セル列 7セル列 10セル列 自動配置配線モジュール形状案 ・ 論理設計 テスト設計 レイアウト設計 レイアウト検証 EBデータ作成 LSI試作 LSIテスト 配線領域座標 配線 混雑度 パッド 電源配線 ：自動配置配線モジュール 配線混雑度を平均化する必要がある。 ２章 2004年　９月 新大VLSI工学

40 チップ面積を小さくする意味 ・ウエハー当りの取れ数を上げてコストを下げる
・チップ面積を小さくすると欠陥に遭遇する確率が下がり歩留まりが上がる。 2004年　９月 新大VLSI工学