論理回路 第12回 http://www.fit.ac.jp/~matsuki/LCA.html.

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1 論理回路 第12回

2 今日の内容 組み合わせ論理回路の設計１ 組み合わせ論理回路の設計２ 加算回路の設計

3 例題 A A + B = AB B f = AB + BC = (AB)(BC) C B + C = BC = (A+B)(B+C)
以下の回路を解析せよ（論理関数ｆを求めよ） A A + B = AB B f = AB + BC = (AB)(BC) C B + C = BC = (A+B)(B+C) 2 1 = B + AC

4 論理回路の解析2(NAND/NOR) A A + B = AB B f = AB + BC = B + AC C B + C = BC
NAND/NORゲートで構成される回路は，レベルが多くなると， 否定の回数が多くなるため， AND/ORゲートと同様の解析方法は難しくなる NAND/NORゲート　⇒　AND/ORゲートに変換 A A + B = AB B f = AB + BC = B + AC C B + C = BC

5 論理回路の解析2(NAND/NOR) NAND/NORゲート ⇒ AND/ORゲートに変換 （１）奇数レベルのゲートにo(odd) 印を付与
（２）偶数レベルのゲートにe(even) 印を付与 （３）o印のゲートをド・モルガンの等価ゲートに変換 （４）二重否定を削除（相殺されるため） （５）o印のNANDはORに，NORはANDに置き換わる （６）e印のNANDはANDに，NORはORに置き換わる

6 論理回路の解析2(NAND/NOR) A B C f e o e 2 1 ド・モルガン 等価ゲート A B C

7 論理回路の解析2(NAND/NOR) ド・モルガン 等価ゲート A B C A B f = (A+B) (B+C) = AC + B C

8 論理回路の解析2(NAND/NOR) もし，同じゲートの出力が奇数レベルと偶数レベルにつながっている場合 そのゲートは特別扱いする必要がある
方法①　ゲートを出力別に分割する 方法②　偶数レベルに繋がる線に 　　　　　　インバーターを挿入する

9 論理回路の設計１（AND/OR回路） AND-ORゲート構成（積和形）： OR-ANDゲート構成（和積形）： レベル１：１個のORゲート
入力側から見た呼び名

10 論理回路の設計１（AND/OR回路） 積和形 （１） f = AB + AD + BCD （２）f = (A + B)(A + C)(A + D)(B + D) 和積形

11 論理回路の設計１（AND/OR回路） （１） f = AB + AD + BCD （２）f = AB + D(A + BC)
ゲート数を少なくする⇒エラー率，コストの抑制 ゲート・レベル数を小さくする⇒遅延時間の抑制 ゲート入力数を小さくする⇒消費電力量の抑制

12 論理回路の設計２（NAND/NOR回路） NAND/NORゲートは，論理の完全性を持っている 二重否定法（double complement method）によって，ド・モルガンの定理を利用してNAND/NORの形に式を変形 部品の種類を減らすことが可能になる

13 加算回路 ２進数の加算を行う回路を設計する 半加算回路（Half Adder） 全加算回路（Full Adder）

14 半加算回路 ２進数の１ビットの加算 　０ ＋　０ ０ 　１ ＋　０ １ 　０ ＋　１ １ 　１ ＋　１ １０ 桁上げ キャリー

15 半加算回路 　１ ０ ＋　１ ０ １ ０ ０ 　１ ０ １ １ ＋　０ ０ １ １ １ １ １ ０ １ ０ ０ １ １ 桁上げ キャリー 各桁は，各桁の加算結果に一つ下の桁からのキャリーを加えなければならない

16 半加算回路 半加算回路 半加算回路（半加算器）：
　　１桁の加算を行う論理回路で，その桁の加算のみを行い，下位桁からのキャリーの加算を行わない回路 A S 半加算回路 B C+ A，B：２進数の１ビット S　　：部分和 C+ 　：上位桁へのキャリー

17 半加算回路 真理値表（部分和S，キャリーC+） 入力 出力 A B S C＋ ０ １

18 半加算回路 カルノー図（部分和S，キャリーC+） S = A B + A B C+ = A B （１） 部分和 S （２） キャリー C+
０ １ A B ０ １ A （１）　部分和　S （２）　キャリー　C+ S = A B + A B C+ = A B

19 半加算回路 部分和SとキャリーCの論理式 S = A B + A B C+ = A B C+ A B S AND-ORゲート構成

20 半加算回路 S = A B + A B C+ = A B C+ A B S 部分和SとキャリーCの論理式 NANDゲート構成
AND-ORゲート構成

21 半加算回路 S = A B + A B C+ = A B A A = B B = 0より
部分和SとキャリーCの論理式 S = A B + A B C+ = A B A A = B B = 0より S = A B + A B = B B + A B + A A + A B = B( B + A ) + A( A + B ) = (A + B)(A + B) = (A + B)(A B)

22 半加算回路 部分和SとキャリーCの論理式（簡単化） S = (A + B)(A B) C+ = A B C+ A B S 最小ゲート構成

23 半加算回路 S = A B + A B = A + B C+ = A B A C+ B S 部分和SとキャリーCの論理式
排他的論理和 S = A B + A B = A + B C+ = A B A C+ B S XOR（排他的論理和）ゲートによる構成

24 全加算回路 全加算回路 全加算回路（全加算器）： 半加算回路による部分加算に加えて，下位桁からのキャリーをも同時に加算する回路 A S B
　　半加算回路による部分加算に加えて，下位桁からのキャリーをも同時に加算する回路 A S B 全加算回路 C+ C A，B：２進数の１ビット C :下位桁からのキャリー S　　：部分和 C+ 　：上位桁へのキャリー

25 全加算回路 真理値表（部分和S，キャリーC+） 入力 出力 A B C S C＋ ０ １

26 全加算回路 カルノー図（部分和S，キャリーC+） S = ABC + ABC + ABC + ABC C+ = AB + BC + AC
０ １ A B ０　０ ０　１ １　１ １　０ C ０ １ A B ０　０ ０　１ １　１ １　０ （１）　部分和　S （２）　キャリー　C+ S = ABC + ABC + ABC + ABC C+ = AB + BC + AC

27 全加算回路 S = ABC + ABC + ABC + ABC C+ = AB + BC + AC
部分和SとキャリーCの論理式 S = ABC + ABC + ABC + ABC C+ = AB + BC + AC = (ABC + ABC + ABC + ABC) AND-ORゲート構成（p.94, 図4.23(a) ） NANDゲート構成（p.94, 図4.23(b) ）

28 注意事項 講義に関する質問・課題提出など： メールについて 2009lcx@gmail.com 本文にも短いカバーレター（説明）をつける
件名は，学籍番号＋半角スペース＋氏名 （例）S09F2099 　松木裕二 本文にも短いカバーレター（説明）をつける 課題はWordなどで作り，添付ファイルとして送る