制御グループ ＆ 遅い取り出しグループ 発表 中川 遅い取り出し部制御 スピル制御　　（案） 制御グループ ＆　遅い取り出しグループ 発表　中川

目次 電源制御 共通部分 モニタ ハドロン ＥＳＳ Ｔｉｍｉｎｇ セプタム Ａｂｏｒｔ／ＭＰＳ バンプ ＰＰＳ 6極 Ｎｅｔｗｏｒｋ スピル ローカル制御室

Ｓｌｏｗ制御システム日程 Ｈ１９ Ｈ２０ Ｈ２１ Ｈ２２ 製造 打ち合わせ プログラム 開発・試験 スピル以外運用 電源制御 運用 共通部分完成 個別部分拡張 タイミング 運用 運用 個別部分つなぎこみ 共通部分完成 ＭＰＳ 運用 運用 完成 運用 運用 運用 運用 Network

共通部分（Ｔｉｍｉｎｇ）

共通部分（Ｔｉｍｉｎｇ） ６極 バンプ セプタム(将来) フィードバック スピル観測 取り出し中（？） スピル リング内強度 （RF） MR GAP Short GATE ６極 バンプ セプタム(将来) フィードバック スピル観測 取り出し中（？） スピル リング内強度

共通部分（ＴｉｍｉｎｇーRF） この種のデータの扱い：確認中 → すみ J-PARC KEK-PS この種のデータの扱い：確認中　→　すみ KEK-PS 18. Reset Vacc RF : 119 msec(P3~) 19. Reset Freq.(detuning) : 1.00 msec(Vrf.Off~) 20. Detuning Frequency : 0.70 V 21. Bump(ext) On : 700 msec(P2~)

RF Ｔｉｍｉｎｇ for Slow Extarction 18. Reset Vacc RF : 119 msec(P3~) RFの振幅はパターンであたえますから、このタイミングは必要ありません。 19. Reset Freq.(detuning) : 1.00 msec(Vrf.Off~) 空胴には同調システムがありませんので、このタイミングも必要ありません。 21. Bump(ext) On : 700 msec(P2~) 取り出しグループがどのような軌道制御を考えているか定かでありませんので、取り出しグループに聞かれてはいかがですか。そこで、取り出しの軌道を調整したいというのであれば、パターンんで軌道制御を行えるようになっていますので、タイミングは必要ありません。 （吉井さんからの回答）

共通部分（Ａｂｏｒｔ／ＭＰＳ） 電気仕様（出力のみ） 処理 リレー接点（２４Ｖ、数十ミリＡ以上） 正常時： 閉 正常時：　閉 応答速度：期待できる範囲で速く（数十ミリ秒） 処理 加速中：アボートと次加速停止 取り出し中 加速器側：次加速停止 ハドロン側：次加速停止 磁場下げ時：次加速停止

Ａｂｏｒｔ／ＭＰＳ　構成(主部） LINAC CCB D3 D1 HD D2 NU 子機としてロスモニタ入力装置あり

Abort/MPS モジュール

Ａｂｏｒｔ／ＭＰＳ　試験：秋山　まとめ：里

Ａｂｏｒｔ／ＭＰＳ　試験：秋山　まとめ：里

Abort/MPS 予定 Ｈ１９ ５ モジュール再試作・試験 Ｈ１９ ６ ＭＰ ＭＰＳモジュール仕様確定 Ｈ１９ ７ 光伝達仕様確定 Ｈ１９　５　　モジュール再試作・試験 Ｈ１９　６　　ＭＰ　ＭＰＳモジュール仕様確定 Ｈ１９　７　　光伝達仕様確定 Ｈ１９　８　　ＭＲ　ＭＰＳ　モジュール　量産 Ｈ１９　１１　上記モジュール　設置　（ターボ！） Ｈ１９　１２　ＣＰＬＤ，ＦＰＧＡ　の試験用データ作成 Ｈ２０　１　　部分運用 Ｈ２０　５　　アボート試験 Ｈ２０　１２　アボート運用

共通部分（ＰＰＳ） 電気仕様 信号 位置付け リレー接点 応答速度：期待できる範囲で速く（数十ミリ秒） 正常時出力：閉2接点 正常時出力：開2接点 動作許可入力：許可時　閉 位置付け 放射線安全 電気安全 詳細は日を改めて竹内さんから

共通部分（Ｎｅｔｗｏｒｋ） 機器、ＩＯＣ（ＶＭＥ）間 ＩＰアドレス 無線ＬＡＮ： Ｊ－ＬＡＮ ＆ 制御ＬＡＮ 制御用ラックのハブが取り合い点 ハブは1000Ｂａｓｅ－Ｔ対応（ＩＯＣ側） ＩＰアドレス １０．６４．A.B A: 機器グループ B：通し番号 無線ＬＡＮ：　Ｊ－ＬＡＮ　＆　制御ＬＡＮ

共通部分（Ｄ２ローカル制御室） 多少の変更あり

Ｄ２ローカル制御室（制御部）

制御ラック（Slow用） 右端 上から Ether Timing IOC(VME) UPS ２K １K ３K １K １K

Ｄ２ローカル制御室（Ｓｌｏｗ） 右側上から Hadron Spill FB Monitor ESS・セプタム 左側上から バンプ　ＦＢ 予備

電源制御（ＥＳＳ） ＰＬＣで電圧設定 ＰＬＣでＯＮＯＦＦ ＰＬＣでステータス ＰＬＣでインターロック Ａｂｏｒｔ／ＭＰＳあり ＰＰＳあり 位置制御機構あり（現在検討中→後で説明）

電源制御（セプタム） ＰＬＣで電流パターン発生（指示はＩＯＣから） ＰＬＣでＯＮＯＦＦ ＰＬＣでステータス ＰＬＣでインターロック スタートとクロックあり（但し初期にはＤＣでこれら不要） ＰＬＣでＯＮＯＦＦ ＰＬＣでステータス ＰＬＣでインターロック Ａｂｏｒｔ／ＭＰＳあり ＰＰＳあり（放射線） 位置制御機構あり（今後の検討）

電源制御（バンプ） 初期：ＰＬＣで電流パターン発生（指示はＩＯＣから） フィードバック入力つき：制御部は将来 ＰＬＣでＯＮＯＦＦ スタートとクロックあり フィードバック入力つき：制御部は将来 ＰＬＣでＯＮＯＦＦ ＰＬＣでステータス ＰＬＣでインターロック Ａｂｏｒｔ／ＭＰＳあり ＰＰＳなし

電源制御（ 6極） ＰＬＣで電流パターン発生（指示はＩＯＣから） ＰＬＣでＯＮＯＦＦ ＰＬＣでステータス ＰＬＣでインターロック スタートとクロックあり ＰＬＣでＯＮＯＦＦ ＰＬＣでステータス ＰＬＣでインターロック Ａｂｏｒｔ／ＭＰＳあり ＰＰＳなし

電源制御（スピル） ＥＱ／ＲＱ ＦＢ ＰＬＣでＯＮＯＦＦ ＰＬＣでステータス ＰＬＣでインターロック ＦＢから電流値 （光デジタル信号） 光動作許可信号 Ａｂｏｒｔ／ＭＰＳあり ＰＰＳなし ＦＢ ＩＯＣ内臓 （直接ＥＰＩＣＳでの操作） ＤＳＰフィードバック ハドロンからデジタル化スピル情報をもらう モニタから強度をもらう Ｔｉｍｉｎｇで動作時間

モニタ カメラ系 → Ｗｅｂ ハドロンからのスピル信号 ハドロンからの位置情報（？） ハドロンからのプロファイル（？） 各機器の電流測定 カメラ系　→　Ｗｅｂ ハドロンからのスピル信号 ハドロンからの位置情報（？） ハドロンからのプロファイル（？） 各機器の電流測定 将来：ピンポイントロス デジタイズ　→　ネットワーク ＨＴＴＰ（Ｗeb：Ｔ－オシロスコープ） ＣＡ（ＥＰＩＣＳ：ＷＥ）

ハドロン スピル信号 その他の信号 受け渡し リアルタイム デジタル化 2系統 信号源 経路 プロファイル 位置 強度 評価 3通り程度検討中 経路 信号源→Ｄ２　直接 その他の信号 プロファイル 位置 強度 評価 受け渡し ＥＰＩＣＳデータ

ハドロン（Ａｂｏｒｔ／ＭＰＳ） 信号：光 接続点：Ｄ３ Ｃｏｎｔｒｏｌ ＭＰＳラック 信号：全体制御ＭＰＳに準じる 接続点：Ｄ３　Ｃｏｎｔｒｏｌ　ＭＰＳラック 信号：全体制御ＭＰＳに準じる 方法の仕様が提供されないので、技術的に確認中

ハドロン（Ｄ２での制御ネットワーク） 加速器のＩＰ範囲 ＣＡーＧａｔｅｗａｙでＥＰＩＣＳ通信がＨＤと可能 （ＭＲのＶ－ＬＡＮのドメインを使ってもらう） ＣＡーＧａｔｅｗａｙでＥＰＩＣＳ通信がＨＤと可能 ルータの設定で中央制御棟の機器、ハドロン電源室と通信可能 ハドロンのドメインは１０．８８．＊.＊ 加速器のドメインは１０．６４．＊.＊

ハドロン（タイミング） Ｄ３で分岐 光 電源室でディレーモジュールなどでトリガやゲートを作る。 ５０Ｈｚ（２５Ｈｚ） １２ＭＨｚ タイプ信号 ＣＣＢ Ｄ３ Ｄ３で分岐 ５０Ｈｚ（２５Ｈｚ） １２ＭＨｚ タイプ信号 光 シングルモード光伝送 電源室でディレーモジュールなどでトリガやゲートを作る。 ディレー値 ＨＤ タイミング信号

Ｄ２ローカル制御室（ハドロン） 右側上から Hadron Spill FB Monitor ESS・セプタム 左側上から バンプ　ＦＢ 予備

スピル制御 EQ & RQマグネット EQ ＆ RQ 電源 フィードバック装置 H19 H20 H21 H22 磁石 設計、試作 製造 設置 協力者(専門家) 協力者(専門家) 武蔵工大＋NIRS H19　　　　　　H20　　　　　　H21　　　　　　H22 磁石　設計、試作　　　　製造　　　　　　　　設置 電源　設計　　　　　　　　製造　　　　　　　　設置 FB　　M2,M3　試作（NIRS)　　製造　　　　設置 調整　　　　　　　　　　　EQ,FBなし　　　　　　　あり

spill_v2_02.f スピルシュミレーションの例

スピル制御（ EQ specification案） ○スピルの形 Qxの変化量 最低0.004程度 ->安全を見て0.007とする Missing bend region in arc (SFX7) L=0.7m, K1=0.01 by MAD, 1.9T/m @50GeV　(lattice Qの1/10) セラミックチェンバー ,チェンバー内径φ130mm Max磁場に対して 立ち上がり下がり　0.05s ○リップル補正 QFNの場合　3x10-4 ripple Qxの変化量 0.0007 (by MAD) Max磁場の1/10 100Hz ○EQ磁石 Eddy current効果を減らす 0.1-0.3mm鋼鈑、　inductance低減（ターン数の選択） 側板,端板の工夫 コイルの形状（ストランド線?) 　　　　　　　　　　　　　　　　　　　　　　　　　　　(富澤)

スピル制御（RQ specification案） 空芯もしくはフェライト Missing bend region in arc L=0.7m, K1=0.001, 0.19T/m @50GeV　(lattice Qの1/100) セラミックチェンバー ,チェンバー内径φ130mm 応答性　5KHz (40ターン） 　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　(富澤) 2 ESS 3 40 37 4 1

既成品、比較的早期に実験 構成 C6713+FPGA既成品 Mark-Ⅱ 既成品、比較的早期に実験 構成　C6713+FPGA既成品 システム構成 ① DSPボード TMS320C6713 DSK (TI社) DSP C6713(TI社）　スターター･キット ② AD/DA ボード ORS-112 入力　４ｃｈ：ADC 16bit x 4 出力　４ｃｈ：DAC 16bit x 4 100万ゲートのＦＰＧＡ VartexⅡ1000-4C つき ③ 通信用IO ボード SZ130-SIL SUZAKU-S スターターキット イーサネット用Ｉ/Ｏ（選定中） ハード サンプリング周波数：225MHz ＦＰＧＡ内でＰＳＤ処理 ＤＳＰ内で制御信号処理 ソフト Ｃ、　　ＣＣＳ、ＩＳＥ、ＥＰＩＣＳ、　　μCLinux

Mark-Ⅱ ① TMS320C6713 DSK 概要 高性能32ビット浮動小数点DSP搭載 Xilinx SPARTAN 3 FPGA搭載 CPU TMS320C6713 プロセッサの最高性能 2400 MIPS , 1350 MFLOPS クロック周波数 225 MHz RAMのタイプと容量 8 MバイトSDRAM 　 ブート用フラッシュメモリー 0.5 Mバイト ソフト C、ＣＣＳ（Ｃコンパイラ、アセンブラ、リンカ）

Mark-Ⅱ ② AD/DA ボード ORS-112 入力 ４ｃｈ 16 bit [AD9260 x 4] , Up to 2.5 MSPS 入力　４ｃｈ 　 16 bit [AD9260 x 4] , Up to 2.5 MSPS 4Vpp, 200 Ohm inputs AC or DC coupled inputs 出力　４ｃｈ 16 bit [LTC2602 (2ch 内蔵) x 2] Up to 625kSPS/ch FPGA VartexⅡ1000-4C パワースペクトル(PSD)を実時間処理 内部にメモリを確保

Mark-Ⅱ ③ 通信用IO ボード SZ130-SIL FPGAの中にCPUコアを搭載 FPGA ：XC3S1200E-4FG320C CPUコア：MicroBlaze DRAM ： 16MB x 2 フラッシュメモリ： 8MB (SPI) LAN ： 100 BASE-TX / 10 BASE-T OS： μCLinux 2.6

Mark-Ⅱ ② システム構成 右図参照 ③ ハード 入力 アナログ：４ｃｈ（16 bit ）、 出力 アナログ：４ｃｈ（16 bit ） ADC FPGA (PSD, Memory) DAC (CPU) Ethernet DSP システム構成 右図参照 ハード 入力　アナログ：４ｃｈ（16 bit ）、 出力　アナログ：４ｃｈ（16 bit ） サンプリング周波数：225MHz ＦＰＧＡ内でＰＳＤ処理 ＤＳＰ内で制御信号処理 ソフト Ｃ言語、 ＣＣＳ、ＩＳＥ、ＥＰＩＣＳ μCLinux 2.6 ③ ① 注：ボード上のメモリは省略

Mark-Ⅲ ② システム構成 Mark-Ⅱと類似構成 専用ボード設計製造 変更 ③ ハード 入力 デジタル：４ｃｈ（16 bit ） ADC FPGA (PSD, Memory) DAC (CPU) Ethernet DSP システム構成 Mark-Ⅱと類似構成 専用ボード設計製造 ハード 入力　デジタル：４ｃｈ（16 bit ） 出力　デジタル：４/５ｃｈ（16 bit ） サンプリング周波数：225MHz ＦＰＧＡ内でＰＳＤ処理 ＤＳＰ内で制御信号処理 ソフト Ｃ言語、 ＣＣＳ、ＩＳＥ、ＥＰＩＣＳ μCLinux 2.6 変更 ③ ① 注：ボード上のメモリは省略

機器運転用ソフト スピルフィードバック： 武蔵工大の学生＋中川(清道) その他の機器：　 ＥＰＩＣＳのレコードＤＢ 操作画面 人を付けてほしい