第8回 論理ゲートの中身と性質 論理ゲートについて,以下を理解する 内部構成 遅延時間,消費エネルギー 電圧・電流特性 瀬戸
論理ゲートは,トランジスタで実現される 論理ゲートの回路方式 CMOS方式 TTL方式 MOSトランジスタ バイポーラトランジスタ ダイオード CMOS 低消費電力のため よく用いられる (構造も簡単) NOTゲート TTL
MOSトランジスタ - 電圧でon/off可能なスイッチ Metal (金属),Oxcide(酸化膜),Semiconductor (半導体) NMOS, PMOSの2種類 ゲートと基板の間に電界 (電圧)をかけると,ONになる G (ゲート) 3V 金属 + - S (ソース) D (ドレイン) 酸化膜(ガラス) n型半導体 n型半導体 p型半導体 nMOS B (基板)
MOSトランジスタのまとめ (重要) 3V 0V G = 1 (H) G = 0 (L) ( ) ( ) NMOS G ON OFF PMOS G OFF ON 基板 1(3V) NMOS, PMOSを両方使う回路方式を,CMOSと呼ぶ (Complementary (相補的) MOS)
MOSトランジスタは,回路素子として表せる (重要) 抵抗 そして コンデンサ である それぞれ オン抵抗 、 ゲート容量 と呼ぶ G (ゲート) 金属板 S (ソース) D (ドレイン) ガラス n型 半導体 n型 半導体 p型半導体 B (基板)
電源: ゲート回路で省略してきたが必要なもの 電源: ゲート回路で省略してきたが必要なもの デジタル回路の動作には 電池 (直流電源) が必要 ゲートレベルの回路図では、電池の配線は省略 トランジスタレベルの回路図で出現 3V 入力 出力 x x 1 ゲートレベルの 回路図 (NOTゲート) トランジスタレベルの回路図
ディジタル回路に出てくる電圧(0, 1)(復習) 高い電圧(Hレベル)と低い電圧(Lレベル)の2つ もちろん、変化の途中で、その中間の電圧になる 高い電圧って、何ボルト? 使用する 電源 電圧のこと ICによって、異なる 5V, 3.3V, …, 1.8V (だんだん低くなっている) VDD , VCC などと書かれる 低い電圧って、何ボルト? 0 V GND (グラウンド), VSS などと書かれる 電圧 H H L L L 時間
電源線、GND線の省略記法 すべてのゲートに 書くのは大変! 上に書く VDD : 電源電圧(3V) VDD 3V 通常、省略する 水が上から下に 流れるイメージ すべてのゲートに 書くのは大変! 上に書く VDD : 電源電圧(3V) VDD 3V 通常、省略する (慣れて下さい) GND GND: 電位の基準(0V) 下に書く
CMOS NOTゲートの動作 (1) 入力=1のとき,出力=0となることを確認しよう OFF OFF 入力 3V(1) 出力 0V(0) VDD 電源回路を 省略 3V OFF OFF 入力 3V(1) 出力 0V(0) 入力 3V(1) 出力 0V(0) ON ON GND 電位の基準(0V) 電位の基準(0V)
CMOS NOTゲートの動作 (2) 入力=0のとき,出力=1となることを確認しよう 入力 入力 出力 出力 ON ON 0V(0) 電源回路を 省略 VDD 3V 入力 0V(0) 出力 3V 入力 0V(0) 出力 3V ON ON OFF OFF GND 電位の基準(0V) 電位の基準(0V)
CMOSの特徴 = 低消費エネルギー 常に一方のトランジスタ(スイッチ)が オフ 電流がゼロ ⇒ 低消費エネルギー(エコ) 入力 3V(1) 常に一方のトランジスタ(スイッチ)が オフ 電流がゼロ ⇒ 低消費エネルギー(エコ) VDD(3V) VDD(3V) 入力 3V(1) 入力 0V(0) 出力 0V(0) 出力 3V(1) ON OFF OFF ON GND(0V) GND(0V)
NOTゲート以外の論理ゲートのCMOSによる実現 VDD(3V) プルアップ(pull up) 出力をVDD(1)に引き上げる PMOSを使用(電気的な理由) プルダウン(pull down) 出力をGND(0)に引き下げる NMOSを使用(電気的な理由) プルアップとプルダウンを同時に出力と接続してはならない 出力が,3Vと0Vの間の中途半端な電圧値になる プルアップ 接続 … 入力1 … 出力f 入力n プルダウン 接続 … GND(0V)
CMOS NANDゲートの実現方法 f x y 左図の回路の真理値表 トランジスタ数は 4 個 面積はNOTゲートの 2 倍 x f y x トランジスタ数は 4 個 面積はNOTゲートの 2 倍 x プルアップ 接続 VDD(3V) f y x y プルアップ プルダウン f ON OFF 1 f x y プルダウン 接続 GND(0V)
現実のゲートでは, 伝搬遅延 が発生する x f=x ゲートGの入力xが変化してから,出力fが変化するまでに, 一瞬だけ,遅れること 現実のゲートでは, 伝搬遅延 が発生する ゲートGの入力xが変化してから,出力fが変化するまでに, 一瞬だけ,遅れること ゲートG x f=x H H 入力x 入力x L L H H 出力f 出力f L L 理想 (伝搬遅延 = 0) 現実 (伝搬遅延 ≠ 0) なぜ?
ゲートに伝搬遅延が発生する理由は? 答: 過渡( かと )現象 (RとCに起因) x f=x x f=x ゲート容量C (コンデンサ) ゲートG x f=x ゲート容量C (コンデンサ) オン抵抗R x f=x
出力fが0から,1に変化するときの遅延時間 f f f=0 ⇒ “ゲート容量が 空 ” の状態 f=1 ⇒ “ゲート容量が 満杯 ” の状態 ゲート容量を 充電 する時間がかかる VDD(3V) オン抵抗 ON 電流 f f ゲート容量 OFF GND(0V)
出力が1から,0に変化するときの遅延時間 f f=1 ⇒ “ゲート容量が 満杯 ” の状態 f=0 ⇒ “ゲート容量が 空 ” の状態 ゲート容量を 放電 する時間がかかる VDD(3V) OFF 1 電流 f ゲート容量 ON GND(0V)
ファンアウト (fanout) ゲートの 出力 に接続可能な ゲート数 のこと 現実には、ファンアウトが増えると 遅延時間が増える ゲートの 出力 に接続可能な ゲート数 のこと 現実には、ファンアウトが増えると 遅延時間が増える キャパシタンスが増えるため(ゲート容量) ファンアウト 1 扇(fan)状に 広がる ファンアウト 4
ファンイン(fanin) ゲートへ入ってくる 入力 の数 ファンインが増すとゲート面積増加 トランジスタ数が増加するため ファンイン 2 プルアップ 接続 VDD(3V) ゲートへ入ってくる 入力 の数 ファンインが増すとゲート面積増加 トランジスタ数が増加するため ファンイン 2 ファンイン 5 プルダウン 接続 GND(0V)
ジュール熱によるCMOSの消費電力 ON OFF 1 ON OFF 充放電時に、一瞬,わずかな電流が流れる ⇒ ジュール熱 が発生 ⇒ ジュール熱 が発生 VDD(3V) VDD(3V) 3億個の トランジスタ 100W(ワット) ON OFF 電流( 充電 ) 1 コンデンサC (ゲート容量) コンデンサC (ゲート容量) OFF ON 電流( 放電 ) GND(0V) GND(0V)
Texas Instrument 社データシートより TTL方式 (7404) のNOTゲート 詳細はここで理解不要 (教科書: P108-112) CMOSと異なり,TTLでは, 常に入出力に電流が流れる しかも,向きは逆転する 電流の向き 出力Y H: 流出 L: 吸い込み 入力A H: 吸い込み L: 流出 流出 入力A 流出 出力Y 吸い込み 吸い込み Texas Instrument 社データシートより
TTLゲートの電流特性と,ファンアウトの計算 項目 電流値 備考 Hレベル入力電流 IIH 20μA 入力Hのとき吸い込む最大電流 Lレベル入力電流 IIL -0.4mA 入力Lのとき流出する最大電流 Hレベル出力電流 IOH 出力Hのとき流出できる最大電流 Lレベル出力電流 IOL 8mA 出力Lのとき吸い込める最大電流 1(H)のとき、最大 H IOH 0.4mA = = 20個 IIH =20μA IOH =0.4mA IIH 20μA 0(H)のとき、最大 L IOL 8mA = = 20個 IIL=-0.4mA IOL=8mA IIL 0.4mA 結局このTTLゲートは、ファンアウト20まで付けられる ( ドライブ (駆動)できる)
論理ゲートの直流入出力電圧特性 Vout 5 VOH VOL Vin VIL Vt VIH 5 Hレベル入力電圧 VIH Lレベル入力電圧VIL 入力をLとして認識する場合の最大電圧 Hレベル出力電圧VOH 出力がHのときの、出力電圧の最小値 Lレベル出力電圧VOL 出力がLのときの、出力電圧の最大値 5 VOH VOL Vin VIL Vt VIH 5 入力 出力 入力 出力 5V VOH=4.9 VIH=3.5 VOH=2.7 VIH =2.0 VIL=1.5 VIL =0.8 VOL=0.4 VOL=0.1 0V TTL CMOS
まとめ 論理ゲートの2種類の実現方式: CMOS, TTL CMOSに重点を置いて説明 論理ゲートの電気的特徴 遅延時間,消費電力,電圧・電流特性