ＤＳＣ向け最新ＬＳＩトレンド 2012/07/06

第一章： DSC向け LSI の変遷

DSC向け LSI（エンジン）※の変遷 汎用CPU + ASIC の時代 0.1Mpix/s ～ 1Mpix/s 1993年 ～ // Ex. CASIO QV-10 Hybrid画像処理、1-chip ASSPの時代 1Mpix/s ～ 10Mpix/s 1997年 ～ Motorola: Power PC 823、 LSI Logic: DCAMシリーズ、Sierra Imaging: Laptor etc. HW画像処理、1-chip ASSPの時代 10Mpix/s ～ 50Mpix/s 2001年 ～ MegaChips: DSCシリーズ.、 NuCore: NDX1250 、 Texas Instrument: DM270、 Fujistu: Milbeaut、 Panasonic： ヴィーナスエンジン、 Zoran: Coarch 、 etc. HW画像処理 、1-chip ASIC の時代 50Mpix/s ～ 150Mpix/s 2005年 ～ 各DSCメーカー自社製の 1チップ ASIC ASSP は OEMサプライヤー向けの Zoran他、2、3社で寡占状態 ※ 主に ASSP 製品について。 ASIC のアーキテクチャーはあまり公開されていないが同等であると推定される。 ベンダー名、製品名については、記憶間違い等もあるかもしれません。ご容赦ください。 ※ 会社名については、一部略称を使用しています。

汎用CPU + ASIC の時代： 1993年 ～ Card LCD等 DRAM (Async) Sensor IF ASIC ROM 汎用CPU とI/F ASICの組み合わせ センサーサイズは VGA 程度まで 画像処理（ RGBベイヤー → YUV）、圧縮処理（JPEG）は 主にCPUでSW処理 画像処理スピード： 0.1Mpix/s ～ 1Mpix/s 程度 DRAM： ページモード Asynchronous DRAM、実効 50～100MBytes/s 程度（x32構成） Card LCD等 DRAM (Async) Sensor IF ASIC ROM （Flash） 汎用CPU

Hybrid画像処理、1-chip ASSPの時代： 1997年～ 1-chip DSC専用 ASSP Motorola：PowerPC 823、 LSI Logic： DCAMシリーズ、Sierra Imaging： Laptor シリーズ、etc. センサー： 1M ～ 2M 、 プロセス： 0.5um ～ 0.35um、回路規模： ～ 1MGate 画像処理、圧縮処理の一部をHW、一部をCPUでSW処理。 分担の組み合わせは、システムそれぞれで異なる。 画像処理スピードは、 1Mpix/s ～ 5Mpix/s 程度 DRAM： EDO DRAM、実効 150MBytes/s 程度（x32構成） Card LCD等 DRAM （EDO) Sensor 画像処理 （SW or HW） ROM （Flash） CPU

HW画像処理、1-chip ASSPの時代： 2001年～ 1-chip DSC専用 ASSP MegaChips: DSCシリーズ.、 NuCore: NDX1250 、 Texas Instrument: DM270、 Fujistu: Milleniaシリーズ（後に Milbeaut に改名）、 Panasonic： ヴィーナスエンジン、 Zoran: Coarchシリーズ 、 etc. センサー： 3M ～ 6M 、 プロセス： 0.25um ～ 0.18um、 回路規模： 2M ～ 3Mgate 画像処理、圧縮処理は HW処理。 画像処理スピードは、 10Mpix/s ～ 50Mpix/s 程度 DRAM： Synchronous DRAM、実効 300MBytes/s 程度（x32構成） Card LCD等 Sensor SDRAM 画像処理 HW ROM （Flash） CPU

HW画像処理、1-chip ASICの時代： 2005年～ 1-chip DSC専用 ASIC カメラメーカー各社が差別化のため、再度 ASIC志向が強くなった。一方で Low Cost コンパクトは OEMサプライヤー向けの Zoran 等の OEM向け ASSP が主流となる。 センサー： 6M ～ 12M 、 プロセス： 0.13um ～ 90nm、回路規模： 5M ～ 10Mgate 画像処理、圧縮処理は HW処理。 画像処理スピードは、 50Mpix/s ～ 150Mpix/s 程度 DRAM： DDR1 or DDR2 DRAM、実効 1GBytes/s 程度（x32構成） Card LCD等 DDR DRAM Sensor 画像処理 HW ROM （Flash） CPU

第二章：現行 ＬＳＩ の状況と次世代への課題

現行 DSC向けＬＳＩ の状況と課題 ＜現行ＬＳＩの状況＞ 基本的な構成自体は前ページから、大きな進化はない。 画像処理性能 ： 100Mpix/s ～ 200Mpix/s センサーサイズ： ～ 30Mpix プロセス： 65nm ～ 40nm 回路規模： 20M ～ 50M Gate DRAM： DDR3 ～ LPDDR2、実効 1.5G ～ 2.4GBytes/s 程度（x32構成） 基板スペース削減のために POP DRAM の使用が増えている。 ＜課題＞ FullHD 動画が要求され、H.264 Codec のバス帯域、消費電力が大きい。 性能向上のためにはメモリ帯域の増加が必須であるが、消費電力が比例して増加するため消費電力がボトルネックとなって性能向上が頭打ちになりつつある。 → 特に発熱問題がシビアである。 28nm世代の開発費が非常に効果となり、サプライヤーが限られてくる。

メモリ種別と帯域あたりの消費電力 消費電力 (mW) LPDDR3 x32、1600Mbps LPDDR2 x32、800Mbps 現在の性能のボトルネックであるメモリ帯域幅と消費電力をメモリ種別毎に比較する。 消費電力 (mW) LPDDR3 x32、1600Mbps 1000 LPDDR2 x32、800Mbps 次世代（現実） Wide IO x512、200Mbps 500 現行 次世代（理想） 3.2 6.4 12.8 帯域幅 (GBytes/s)

LPDDR2/3 と Wide IO LPDDR2/3 から Wide IO への移行がなかなか実現しない。 理由： TSV実装の歩留りが読めない ファイナルテスト、バーンインの量産手法が確立されていない。 → コストが高くなってしまう。 LPDDR3 は帯域幅の拡張は容易 IF 電圧等はほぼ LPDDR2 と同じ。 → コントローラ側での対応は容易 LPDDR3 では消費電力を削減することはできない。 → タブレットPC や スマートフォンであれば、必要な時だけクロック周波数を上げて最適化可能であるが、DSC はアイドル状態（ライブビュー表示のみ）でも、そこそこバス帯域を要求され、根本的に効率（ 帯域あたりの消費電力）を向上させなければならない。 また、動画時はほとんどフルパワーを要求され、かつ長時間動作する必要がある。

実装技術： 現行 POP構造 DRAM ダイ POP Memory POP対応Package基板 カメラ基板 ASIC ダイ 長所： ・DRAM と ASIC がそれぞれ独立にテスト可能である。 ・カメラ機種に応じて、DRAM 容量を変更できる。 短所： ・DRAM の動作温度上限（85℃～95℃）が ASIC の動作温度上限（125℃）よりかなり低い。 ・放熱を十分に考慮する必要がある。

実装技術： ３D構造 マイクロバンプ DRAM ダイ TSV @ DRAM Package Package基板 カメラ基板 ASIC ダイ TSV @ ASIC 長所： ・帯域あたりの消費電力が小さい。 ・パッケージ、基板専有面積を小さくできる。 短所： ・TSV の量産技術が開発途上で歩留りが読めない。 → 単価が高くなる。 ・発熱が集中する。（消費電力が小さいと言っても） ・ファイナルテスト手法が確立されていない。 ・不具合発生時の責任の所在があいまい。

実装技術： 2.5D構造 DRAM ダイ マイクロバンプ Package Package基板 カメラ基板 Silicon インターポーザ ASIC ダイ 長所： ・ASIC と DRAM 間の信号線の数を大幅に増やせる。 ・TSVを使用せずに実現できる。（DRAM側は使用しても負荷は小さい。） ・3D（TSV）に比べれば、実装コストは安い。 短所： ・Silicon インターポーザがやや高い。 ・3D（TSV）に比べれば、信号線が長くなり、やや性能を出しにくい。 ・標準化された DRAM ダイがない。 ・パッケージサイズがやや大きくなる。（水平に並べるため）

28nm 世代でのDSC向けＬＳＩ開発 ＜想定スペック＞ プロセス： 28nm 回路規模： 50M ～ 100M Gate DRAM： LPDDR3 4GBytes/s 程度（x32構成） 200Mpix/s 以上 ＜課題＞ 開発費（主にマスク代）が莫大。 マスク代だけで2億円以上 ？ 総開発費は10億円以上 ？ FABが限られる。 TSMC、Samsung、Global Foundries、（Intel） // 日本に FAB なし！ 日本国内ASICサプライヤーの減少 28nm世代での、Logic ASIC サプライヤーが減っている。 現在残っているのは、富士通、ルネサス、メガチップス＆川崎マイクロ程度 レイアウト期間、ES TATが非常に長い。

28nm 世代での ＡＳＩＣ ＬＳＩ サプライヤー（日本国内） 2012年7月時点での 主な 28nm Logic ASIC サプライヤー 顧客 メガチップス （川崎M※） @ Fabless IDM 富士通 @ IDM ルネサス @ IDM OpenSilicon etc. @ TurnKey FAB Out Source FAB Out Source GUC @ TurnKey Samsung Electronics @ IDM Wafer Wafer Wafer Wafer Wafer TSMC ※ 川崎マイクロエレクトロニクス： 2012年7月1日にメガチップスの100%子会社となった。

まとめ 次世代の高機能、低消費電力、低価格な DSC向けＬＳＩ（エンジン）を開発するには大きな技術的課題が残っている。 メモリバス帯域と消費電力 3D 実装技術の確立 28nm世代以降の迅速なＬＳＩ開発、量産の実現に向けて ＡＳＩＣサプライヤーの選定、ＦＡＢ の選定にも十分な注意が必要である。 ＦＡＢ、サプライヤーの減少 レイアウト期間、ＥＳ ＴＡＴ の長期化

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