巡回冗長検査CRC３２の ハード/ソフト最適分割の検討 電子情報デザイン学科 B4 伊藤大喜 2009/2/27
研究背景・目的 ＬＳＩの開発環境の高度化に伴い、ハード/ソフト協調設計の技術が求められている。 巡回冗長検査CRCをはじめとしたエラー検出はファイルの送受信の処理時間に大きく影響する。 ハード、ソフトでCRC32を設計し、最適な分割案を検討する。
研究の流れ アルゴリズムを理解 動作をC言語で記述 モジュール分割案を考案 ハードウェア設計 モジュールを考慮したＣ言語記述 ハード/ソフトの分割案を検討
CRC（Cyclic Redundancy Check）３２とは ２進数とみなす + 送信データ CRC 送信データ CRC 生成多項式で割る チェックビットとして付加して送信 送信データ CRC 余りが０ならデータは正しく受信出来ている 送信側 名称 生成多項式 主な用途 CRC-1 x+1 パリティビット CRC-16 x16+x15+x2+x1+１ SDLC、USB CRC-30 x30+x29+x21+x20 +x15+x13+x12+x11+x8+x7+x6+x2+x1+1 CDMA CRC-32 x32+x26+x23+x22+x16+x12+x11+x10+x8+x7+x5+x4+x2+x1+１ V.42, MPEG-2, PNG
CRC３２のアルゴリズム 例 : 入力ビット列 : 11010011101100 除数ビット列 : 1011 10010011101100 00000000000010 EX-OR 1011 00000000000010 0010 0011101100 結果
CRC32のモジュール分割案 memory calculator ・ memoryモジュール ・ calculatorモジュール 入力するビット列を保持しておき、他モジュールにその値を1ビットずつ送信。 値が終了すればその合図としてbit_countを返す。 ・ calculatorモジュール memoryモジュールから値を受け取り、bit_countを受け取れば受信を終了。 そこから演算を開始し、除数ビット列の終端が入力ビット列の終端まで達した ら演算終了。 信号名 方向 幅（bit） 詳細 out_data output 8 送信データ bit_count 1 受信停止信号 memory memoryの信号線 data bit_count 信号名 方向 幅（bit） 詳細 in_data input 8 受信データ bit_count 1 受信停止信号 calculator calculatorの信号線 モジュール図
実験結果・考察 負荷割合 memory 27% calculator 73% 分類 ハードウェア処理部 ソフトウェア処理部 回路規模 実行クロック数 A memory, calculator 126597 B memory calculator 457 - C 1999 D 2456 324 分割パターンと結果
まとめ 今後の課題 ハードウェア・ソフトウェアでの設計 結果を用いた分割パターンの検討 C言語、verilog記述方法の習得 ハードウェア化、ソフトウェア化による効果と 性能向上におけるハード/ソフト分割の重要性 今後の課題 MicroBlazeを用いFPGA上への実装を行い、より精密な予測を行う。