２００８インターンシップ報告書 マニュアルレイアウト設計

DNP LSI DESIGN ・論理設計/レイアウト設計/設計検証などが仕事 ・JR埼京線赤羽駅徒歩5分 ・フレックスタイム制でコアタイムは11時～16時 ・一人一人にPCがありUNIXを使って作業 ・セキュリティが厳しく書類、データの持出しは不可

実習内容 ・LSIができるまでの流れについて ・MOSの構造および基本動作の学習 ・STDセルでのレイアウト演習 ・セルの検証(DRC/LVS)演習 ・4bitカウンタのレイアウト作成と検証 8/19　LSIができるまでの設計フローの学習　　　　　　　　　　　　 →　2002新人研修.ppt 　　　MOSの構造と基本動作の学習　　　　　　　　　　　　　　　 　→　新人技術教育_CMOS.doc 8/20　レイアウトの概要　　　　　　　　　　　　　　　　　　　　　→　レイアウト実習.ppt スタセル仕様説明　　　　　　　　　　　　　　　　　　　　　→　レイアウト設計基準書_.doc、レイアウト設計基準書_補足(紙ベース) SXの基本操作学習　　　　　　　　　　　　　　　　　　　　　→　SX9000.doc　 CONT、VIAレイアウト実習　 →　レイアウト設計基準書_.doc Inverter(セル名：INV0D1)のレイアウト実習 →　DLD標準セルライブラリ仕様書.doc 8/21　Inverterセルを用いてのDRC/LVS実習 →　DRACULA_DRC_LVS.doc 8/22　2入力Nand(セル名：ND02D1)のレイアウト、検証実習 8/25　3入力Nand(セル名：ND03D1)のレイアウト、検証実習 8/26 マクロセル仕様説明 →　4bitcounter_論理回路図(紙ベース)、レイアウト設計基準書.doc、（参考資料：論理設計仕様書_.doc） 　　 ４ビットカウンタ　ブロックレイアウト実習

LSIができるまで 発注 システム設計 DLDの仕事 機能設計 トップダウン 論理設計/回路設計 マスク設計 レイアウト設計 LSI製造 今回はレイアウト設計 レイアウトしたレイヤーごとにフォトマスクに直す。 研磨したウェハーのうえに酸化膜(不導体)を塗り、フォトレジストを乗せフォトれマスクを通して紫外線をあてることで 酸化膜を削ることができる。不導体を削ることで電気が流れる道を作り出せる。

MOSの構造 MOSの構造 P/N拡散 酸化膜 ポリシリコン width アルミ N/P基板 widthが長いと電流を多く流せる lengthはプロセスの微細度の指針 length 今のCPUの60nmや45nmプロセスといったサイズはlengthのサイズ。 小さくなるほど配線が細くできるので、一般的に高性能になる。 ポリシリコンの後から拡散をインプラントするのでポリシリコンが邪魔をして ポリシリコンの下には拡散のレイヤーがあっても拡散は入らない。 配線は短く太くしたほうが抵抗が少なくなる。 コンタクトは多くうった方が並列的になり抵抗が減る。 従って流れる電流量が分散され発熱が減る。(だめになりにくい) NMOSとPMOSのwidthの差は電子移動度に依存する。 NMOSの方はいらない電子がたらい回しにされるので早い　キャリアが電子 PMOSの方は正孔による電子の奪いあいで電子が動くので遅い　キャリアが正孔

MOSの基本動作 PMOSは入力Lowで電気を通す 入力I 入力L 入力H NMOSは入力Highで電気を通す 入力I 入力L 入力H 基本的にPMOSソースは電位↑(VDDからくる方) NMOSソースは電位↓(VSSからくる方)

STDセルのレイアウト ・仕様書があり、その項目を守りながらレイアウトを行う デザインルール(各素材の間隔に関する規定) レイヤー仕様(レイヤー番号と素材の対応付け) コンタクトセル仕様(配線ポイントの素材間隔に関する規定) 1/2ルール（隣接セルがあるときの素材間隔に関する規定） ・SolarisからSX9000(GUI)というソフト呼び出し使った ・小さなパーツを作成し、合成して大きなパーツを作る(ボトムアップ) 配線ピッチはほかのセルと合わせると、組み合わせて大きなレイアウトを作成するときに楽になる。 仕様書を見ながらやる。 デザインルールを守ってないのにDRCを素通りする項目もあるので必ず検図する。

レイアウト図(1) コンタクトが守るべき条件を包含させたセルを数種類作る レイヤーを一枚ずつ配置する。コンタクトセルをできうる限り多くしたり、 PMOS-NMOSのアクティブな配線を短くしたり、 仕様書を見ながらwidth lengthの項目や幅感覚を守ったりして作成する。 作成し終わったらメジャー機能やレイヤー要素の表示機能を使って検図する。

INV0D1(NOT) PMOS w=3.25μm l=600nm NMOS w=1.5μm 共通仕様 ・NWELL 最小幅3.0u P+とN+の間隔3.6u Nwell上のP+との間隔1.8u NwellからN+までの間隔1.8u NwellからP+までの間隔0.4u Nwell上のN+との間隔0.4u ・拡散 ・ポリシリ ・コンタクト ・第一アルミ ・第二アルミ ・VIA1にも同様の項目があり全部で40余り

ND02D1(NAND) PMOS w=4.0μm l=600nm NMOS w=3.25μm STDセル仕様 ・セル枠 セル枠レイヤー20 セル高さ25.0u セル幅2.5uの整数倍 セル原点(0.0) ・電源/GND 電源/GND幅2.5u 電源/GND名 VDD/VSS 電源/GND位置 セル枠天辺/セル枠下辺側 電源/GND取り出し 左右アルミ1で取り出し ・NWell位置 NWellセル外側1.25u NWellセル内側セル枠センターセル高12.5u ・端子TEXT 端子TEXT Layer P60 AL1 61 AL2 62 端子TEXT Origin 左下 端子TEXT Height 1.0u 端子TEXT Angle ミラーなしでセル内側にTEXTが入るAngle 端子TEXT 位置 端子レイヤーの中心 P:入力端子のみでセル枠上 AL1:VDD,VSSはセル枠上左右に AL2:入出力端子で配線ピッチ上にあること ・配線ピッチ ポリシリ/AL1/AL2すべてXYともに2.5u ・セル名 回路図シンボル名と一致(大文字)

ND03D1(NAND) PMOS w=4.5μm l=600nm NMOS w=4.0μm

セルを組み合わせる 複数のセルを配置し、論理回路の入出力に沿うように配線する。 (左図は１bitカウンタ) ブロックレイアウトはスタンダードセルをしっかり作っていれば(DRC・LVSは当然のこと、配線ピッチなどの共通認識) DRCに引っかかることは珍しいし、LVSも比較的簡単。 もっとも頭を悩ますのは配線の本数や長さ、デッドスペースを極力少なくすることといった調整。

1bit counter回路図

1bit counter配線図 ブロックレイアウトの配線の様子 横配線はアルミ1(水色のレイヤー) 縦配線はアルミ2(青いレイヤー) ブロックレイアウトではさらにマクロセル仕様というものも守らなければいけない 約20項目ぐらい

セルの検証/DRC ・verilogでネットリストのテストベンチをするのと同様に１つのセルをレイアウトしたら必ず検証をする ・DRC(Design Rule Check) 設計基準をDRC.RULファイルに書き起こし、そのファイルに基づいてレイヤー間の幅などのチェックをする。 →結果はテキストファイル(*.sum)と エラー図形ファイル(*.sf)の両方で出力される ほかにもERC(Electrical Rule Check)があり電気的に正しいかをチェックできる。

DRC結果(1) sumファイルはテキスト形式でルールファイルに記述されているエラー番号とエラー座標を列挙する。 左図では AL1 52がエラー番号 3.90 8.45 …が座標 AL1-52のエラーについてDRC.RULファイルを見てみると EXT[H] AL1 AL1 LT 0.8 OUTPUT AL1 52 とある。これはAL1とAL1の間隔(EXT)が0.8以下であるとAL1-52をエラーで出すといった内容である。

DRC結果(2) DRCで出力されるsfファイルは左図の黄色の部分のように作成したレイアウトと同じ形式のデータでエラー箇所が出力される。 左図では0.500となっているアルミ-アルミ間隔は本当は0.800必要 実際に出力されるのは黄色の部分だけで、 これは自分の作ったインバーター回路にエラー部分をバインドさせて目立つように表示させてある。

LVS ・LVS(Layout Versus Schematic) スパイスネット(ネットリスト)、LVS.RUL(レイヤーの設定)を基にレイアウトが論理的に正しいかチェックをする →結果はテキストファイル(*.lvs)と エラー図形ファイル(*.sf)の両方で出力される ・DRC/LVS片方でも失敗したら修正し、両方とも再チェックする 片方直すともう片方がだめになるという可能性もあるため、 何も考えずに修正をすると、必ず一方がだめという排他的な状態になりうる。

SpiceNet 文法 .SUBCKT 回路名 端子 *PININFO 端子:I/O インスタンス名 ドレイン ゲート ソース 基板 (N/P)M W=width L=length M=ゲート数 .ENDS または インスタンス名 端子 / SUBCKT名 ND03D1は文法を見ながら自作したもの

LVS結果 I/OやMOSの数などが出力される。 間違ってる部分と繋がっている回路すべてに何重ものエラーがでる

LVSのエラーリスト 左図のように?がついたリストが列挙される。 エラーがないとDISCREPANCY POINT LISTINGの項目がなくなり NO DISCREPANCIESと表示される。

4bit counter作成にあたり 接続関係および入出力の取り出し位置でブロックの配置場所や向きを考える。 →配線を短くし抵抗を下げるためや、全体で配線スペースを確保するため できる限りつめる。空きスペースを作らない。 →一つのウェハーでより多くのチップを作ることができコストが安くなる。 さらに上位のセルを作ることも考え、配線箇所をつぶさないように、使用トラックを減らす。

4bit counter回路図

4bit counter（ブロック配置） NAND NOT 1bit counter NOR 白枠の部分が1bitカウンター 水色がNAND 緑色がINVERTOR NOR

4bit counter (配線) 配線の様子

全レイヤー図

まとめ レイアウトは幾何学的に絵を描くような感覚で面白かった 大変だったのは空間的な余裕をもって作れないことや検証からもれるルールの存在、ついでLVSの無数のエラー 最終的な目標を視野にいれた設計が必要 インターンシップは楽しかった。長いようで短いようでちょうどいい期間だったと思う。 朝は通勤２時間かかり辛かった。規則正しい生活や新鮮な環境で学習できたのは、有意義な２週間だった。