An Algorithm for Low Memory Bandwidth Wavelet Video Compression and its VLSI Implementation 大阪大学大学院工学研究科 情報システム工学専攻 情報システム工学基礎論講座 情報システム構成学領域 博士後期課程３年 大巻 ロベルト 裕治

発表内容 １．研究の背景 ２．離散ウェーブレット変換とその画像圧縮へ の 応用 ３．ハードウェア向き DWT アルゴリズムの概要 ３．１ 離散ウェーブレット変換 ３．２ 埋め込みゼロツリー ３．３ 評価結果 ４．アーキテクチャおよび実装結果 ５．結論

背景 （１） マルチメディアデータの様々な分野に おける利用 静止・動画像符号化アルゴリズムに要求される 機能の多様化 スケーラビリティ 解像度 ビットレート 従来の符号化アルゴリズムでは対応が困難

背景 （２） 離散ウェーブレット変換 （ DWT ： Discrete Wavelet Transform ） 自然画像の圧縮に適している 解像度のスケーラビリティ 埋め込みコードの出力によるビットレートのス ケーラビリティ ハードウェア実装に適した DWT ベースの動画像符号化手法 の考案，およびその VLSI 化実現 大容量のメモリが必要 VLSI 化が困難

発表内容 １．研究の背景 ２．離散ウェーブレット変換とその画像 圧縮への応用 ３．ハードウェア向き DWT アルゴリズムの概要 ３．１ 離散ウェーブレット変換 ３．２ 埋め込みゼロツリー ３．３ 評価結果 ４．アーキテクチャおよび実装結果 ５．結論

ウェーブレット変換 「小さな波」へのシフトとスケール操 作によって生成される関数基底による 信号の近似 シフト スケール

２次元離散ウェーブレット変 換 原画像 水平方向１次元 DWT 垂直方向１次元 DWT 低周波成分と高周波成分に分割 （情報は低周波成分に集中） 空間情報の保存

EZW （ Embedded Zerotree Wavelet) アルゴリズム DWT 係数の特徴 絶対値が小さい値が多い サブバンド間の相関性 ゼロツリーデータ構造を導入 埋め込みコードを生成することにより、１つのビットストリーム であらゆるビットレートに対応 データアクセスが複雑なため、 DWT 係数を格納するために 大容量バッファが必要

EZW による DWT 係数の符号化 ２次元 DWT EZW 算術符号化 係数 バッファ bitstream Pixel val. 転置 メモリ DWT coef. EZW code メモリ容量 / バンド幅 の増大

DWT と DCT( 離散コサイン変 換） DCTDWT ブロック ノイズ 有り （低ビットレート 時） 無し レート 制御 複雑 EZW により容 易に実現 処理単位 ブロック単位 (8  8) フレーム全体 DWT では大容量のメモリが必要

２次元 DWT におけるメモリ削減 Overlapped Block-based DWT overlap 水平１－ D DWT と垂直１－ D DWT を並行して行う Line-Based DWT 互いにオーバーラップする ブロックを単位に２次元 DWT を実行

従来方式の問題点 オーバーラップブロックベース DWT で は大量のレジスタが必要 制御回路の増大 DWT ， EZW 間に必要となるバッファに ついては考慮されていない

まとめ 離散ウェーブレット変換 DCT よりも高い圧縮効率 大容量のメモリが必要 ２－ D DWT のメモリ容量の削減法は 提案されているが，符号化器全体を考 慮した研究は少ない

発表内容 １．研究の背景 ２．離散ウェーブレット変換とその画像圧縮へ の応用 ３．ハードウェア向き DWT アルゴリズムの概 要 ３．１ 離散ウェーブレット変換 ３．２ 埋め込みゼロツリー ３．３ 評価結果 ４．アーキテクチャおよび実装結果 ５．結論

提案符号化アルゴリズムの概 要 メモリの容量および帯域幅の削減 低メモリバンド幅２次元 DWT による転置メ モリの削減 部分ゼロツリー EZW によるバッファの削減 ハードウェア量の削減 フレーム内圧縮のみ スケーラビリティ EZW による柔軟なレート制御

提案２次元 DWT アルゴリズム Horizontal lev.1 提案方式 従来方式 Vertical lev.1Horizontal lev.2Vertical lev.2 Horizontal lev.1 Horizontal lev.2 Vertical lev.1Vertical lev.2

転置メモリ容量の比較 従来 Overlapped block Line- based 提案 メモリー （ワード 数） 262,1442,5554,09632,768 種別 memoryregistermemory 512×512 ピクセル画像 (5,3) フィルター

ゼロツリーデータ構造 PS IZ NS ZRIZ-- ZR --IZPS MSB ビットプレーン単位で処理を行う 全ての子孫が０であるサブツリー は ZR （ Zerotree Root) という単独 シンボルとして符号化

部分ゼロツリー EZW 探索 Partial zerotree PS ZRIZ -- PS Input to vertical DWT Horizontal lev.3 (Low-freq.) PS IZ NS ZRIZZR IZ ZR Vertical DWT coefs

システム全体のメモリ容量の比 較 従来 Overlappe d block Line- based 提案 DWT 262,1442,5554,09632,768 EZW 262,144 32,768 合計 524,188264,699266,24065, ×512 ピクセル画像 (5,3) フィルター

性能評価 （ Football)

性能評価（ Mobile)

復元画像 DWT (PSNR:30.2 dB) MPEG-2 (PSNR:28.2 dB) Football frame # 10

ＤＷＴＭＰＥＧ２ DCT によるブロックノイズ MPEG －２提案方式

まとめ 低メモリバンド幅 2-D DWT アルゴリズ ム 部分ゼロツリー EZW 探索 転置メモリの削減 DWT ， EZW 間のバッファ容量の削減 水平方向と垂直方向の DWT 係数を 独立に処理 フレーム内圧縮のみで高い圧縮効率を実現

発表内容 １．研究の背景 ２．離散ウェーブレット変換とその画像圧縮へ の応用 ３．ハードウェア向き DWT アルゴリズムの概要 ３．１ 離散ウェーブレット変換 ３．２ 埋め込みゼロツリー ３．３ 評価結果 ４．アーキテクチャおよび実装結果 ５．結論

提案符号化器アーキテクチャ リフティングアルゴリズムによる DWT フィルタ 部分ゼロツリー EZW による水平，垂直 方向 ゼロツリー探索を独立に処理 ビットプレーン処理 r の並列化

提案符号化器の全体構成 Stage 1 FU Stage 2 FU DWT Unit MUXMUX EZWUnitEZWUnit Line Buffer Control MUXMUX AC Unit Line Buffer Output Buffer DMADMA Pixel data Horizontal lev. 3L Horizontal lev. 3L Dominant Path code Horizontal Partial zerotrees Compressed dominant code External SDRAM

DWT 演算器のアーキテクチャ （１） 演算数を５０％削減 C 2k-2 C 2k-1 C 2k+1 C 2k+2 C 2k+3 C 2k-2 C 2k C 2k+2 H LHｋHｋ LHLH High Freq. Low Freq. C 2k HｋHｋ １ H ｋ＋１ ３ ５ ２ ４ ６ C 2k-2 C 2k-1 C 2k+1 C 2k C 2k+2 HｋHｋ LｋLｋ ･ ･ ･･ ･ ･･ ･ ･･ ･ ･ Low Freq. FIR による演算 リフティングアルゴリズム High Freq. 高周波成分と低周波成分 を独立に演算 高周波成分の演算結果を 低周波成分の計算に利用

DWT 演算器のアーキテクチャ （２） DWT FILTER レベル１ レベル２、３ リフティングフィルタ ３レベルの１次元 DWT を １係数 / サイクルで実行

EZW ユニット Update 00+1(MSB) Sub. Bits Gen. 10 Compare ビットストリーム Dominant Path Code Subordinate Path Code bitplane 1(MSB)bitplane 2bitplane 3bitplane 4bitplane 5(LSB) メモリアクセス回数の削減： 全てのビットを並列に処理

EZW ユニット （２） 部分ゼロツリーアルゴリズム を用いることにより水平 EZW と垂直 EZW を独立に処理 レベル間比較のパイプライン化 が可能

AC (arithmetic coder) ユニット 全てのビットプレーンの処理を並列に行う bitplane i output code new state bitplane i symbol (PS/NS/ZR/IZ) bitplane i-1 symbol state register state transition table current state new state bitplane i+1 symbol (PS/NS/ZR/IZ) bitplane i symbol state register state transition table bitplane i +1 output code current state

水平モードにおける動作 Stage 1 FU Stage 2 FU DWT Unit MUXMUX EZWUnitEZWUnit Line Buffer Control MUXMUX AC Unit Line Buffer Output Buffer DMADMA Dominant Path code Horizontal lev. 3L Horizontal Partial zerotrees Compressed dominant code External SDRAM Pixel Data

垂直モードにおける動作 Stage 1 FU Stage 2 FU DWT Unit MUXMUX EZWUnitEZWUnit Line Buffer Control MUXMUX AC Unit Line Buffer Output Buffer DMADMA Horizontal lev. 3L Dominant Path code Horizontal Partial zerotrees Compressed dominant code External SDRAM

実装結果 テクノロジー 0.35 um 3LM CMOS 動作電圧 3.3 V チップサイズ 4.93  4.93 mm 2 パッケージ 160 pin QFP トランジスター数 341,440 動作周波数 33.0 MHz 消費電力 210 mW ターゲット画像 NTSC (720  480) 4:2:0 YCbCr 30fps

まとめ リフティングアルゴリズムによる DWT フィルタのゲート数の削減 水平，垂直各方向の 1-D DWT と EZW 探 索処理をパイプライン化 ビットプレーン処理を並列化 実時間処理と小面積を両立

発表内容 １．研究の背景 ２．離散ウェーブレット変換とその画像圧縮へ の応用 ３．ハードウェア向き DWT アルゴリズムの概要 ３．１ 離散ウェーブレット変換 ３．２ 埋め込みゼロツリー ３．３ 評価結果 ４．アーキテクチャおよび実装結果 ５．結論

結論 DWT による動画像符号化アルゴリズム およびその VLSI 化実現 低メモリバンド幅２次元 DWT 部分ゼロツリー EZW によるモジュール間のバッ ファ容量の削減 メモリの容量とバンド幅を削減することにより 小面積ハードウェアによる実時間処理を実現