FPGA・CPLDとASIC ディジタル回路最終回 天野英晴

ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）とは？ ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）とは？ ユーザが論理機能を決めることのできるＩＣ 　　　専用ＩＣ，ＡＳＩＣ(Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　ＩＣ） ＳＰＬＤ（Simple PLD) / ＰＬＡ（Programmable Logic Array) 小規模なＡＮＤ-ＯＲ構造のものを指す ＣＰＬＤ(Complex PLD) ＡＮＤ－ＯＲ構造を拡張して大規模化 ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇａｒｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ） 大規模なＬＵＴ構造を指す 用語は混乱していて、使い分けは統一されていないので注意！

PLDの成長 ゲート数 性能の飛躍 91年から2000年までで 集積度は45倍 速度は12倍 価格は1/100 10M 1M アンチヒューズ型 FPGA 登場 階層構造 内蔵コア 低電圧化 SRAM型 FPGAの 登場 100K CPLD 登場 EEPROM型 SPLD ヒューズ型 PLA 10K 1980 1990 2000

SPLD（Simple PLD: AND-OR構造/プロダクトターム構造） NOT ANDとOR間の接続を 変えて任意の組み合わせ 論理を実現

AND/OR構造の作り方 A B C D A&B | C&D OR AND NOT A & B C & D

LUT：Look Up Table方式による論理の実現 ROM/RAM Address Data … … 単純なROMまたはRAMによっても 任意の組み合わせ回路が実現できる ABC ０００ ００１ ０１０ ０１１ １００ １０１ １１０ １１１ Z ０ １ C B A 実際はメモリとマルチプレクサ で実現する

LUT：Look Up Tableに論理の実現 1　　　　1　　　0 C B ABC Z ０ １ Z ０ １ A ０００ ００１ ０１０ 1 ０１１ １００ １０１ １１０ １１１

柔軟性の実現技術 アンチヒューズ型 EEPROM・フラッシュROM型 SRAM型 その他 高圧により絶縁体を破壊し、導通させる 高速だがOne-time ACTEL、Quicklogic EEPROM・フラッシュROM型 Floating　Gateによりゲートのスイッチを実現 書き換え可能 Lattice、Altera　MAXシリーズ SRAM型 SRAM上のデータにより論理機能、配線を実現 ISP(In System Programming)が可能だがスイッチを切ると配線情報が消失する。 LUT型FPGAに向き、最近急速に発達 Xilinx　XC、　Altera　FLEX,　Lucent　ORCA 最新世代　Xilinx　Virtex,　Altera　APEX その他 磁気メモリ DRAMの混載

AND-ORアレイ vs. LUT AND-ORアレイ（プロダクトターム方式） LUT 多入力多出力回路が効率良く実現できる 場合によっては入力項数が不足する EEPROM,フラッシュROMでの実現に適している LUT 任意の論理が実現できる 出力が少なく小規模な論理に有利 フラッシュ、アンチヒューズ、SRAM型に適している

順序回路の実現 AND・OR 入力 アレイ 出力 または LUT Feed Back 出力にF.F.を付けて、フィードバックラインを Q 入力 出力 D Q D Q Feed Back D Q 出力にF.F.を付けて、フィードバックラインを 装備すれば任意の順序回路が実現できる

CPLD (Complex PLD) AND/OR ロジックブロック複数をスイッチで接続 AND AND OR OR スイッチ 配線領域 Altera社 MAXシリーズなど

2次元構造のCPLD I/O SRAM(Configuration　Memory） Logic　Block Switch

(Field Programmable Gate Array) FPGA (Field　Programmable　Gate　Array) 5入力テーブル スイッチ設定 Configuration　Memory 2　F．F． I/O 多くのSRAM型 FPGAがこの構造 Logic　Block Look　Up　Table Switch

構成方式と柔軟性実現技術 SPLD CPLD FPGA 高速、中規模 書き換え不能 アンチヒューズ ACTEL，Quicklogic EEPROM 高速、小中規模 書き換え可能 遅延が読める Lattice，Altera，Xlinx フラッシュ FPGA 大規模 急速に発展 Xilinx、Altera SRAM

最近の動向 階層的構造による大規模化： System on Programmable Device 量産品を目指して特化 階層的構造による大規模化：　 Xilinx社Virtex ＩＩ、Altera社APEX20K，ＡＰＥＸ‐ＩＩ System on Programmable Device DLL，CPU、DSP,メモリ、乗算器、高速リンクをハードIPとして混載 Xilix社Virtex ＩＩ Ｐｒｏ, Altera社APEX20K、ＡＰＥＸ‐ＩＩ 量産品を目指して特化 安価：Xilinx社Spartan 高性能化：Altera社Stratix 低電圧化、マルチ電圧化、低消費電力化

階層構造の一例（APEX20K） Column Interconnect Row Interconnect Mega LAB ESB EP20K1000C 標準100万ゲート ３８４００LEｓ ３２７６８０bits MegaLAB … Extended　System Block（CAM，RAM等） Local Interconnect

SoPD (System on Programmable Device) CPU DSP MEM MEM Link PCI IF FPGA内に様々なコアを取り込む

機能モジュールの配置例（Xilinx社Virtex II) XC2V6000 ６Mgates　（９６ｘ８８）　 1056Kbit Virtex　II　ProはPowerPC 搭載 DCM ＩOB Global Clock MUX Configurable Logic CLB RAM Multiplier Programmable IOs

システムLSI上のコアとして チップ DRAM SRAM Analog プロセッサコア Analog センサ FPGA　コア DRAM SRAM Field　Programmable　System　Chip　（Lucent)

PLDの設計 HDL（Verilog-HDL, VHDL)による場合がほとんど 論理合成、圧縮、配置配線はほぼ自動化 Handel-C(Ceroxca)などのC言語のエントリも利用可能 論理合成、圧縮、配置配線はほぼ自動化 それぞれのベンダーによるCADを利用、ツールの統合化が進んでいる 回路によるが、配置配線が最も時間を要する（ときにまる一日かかったりする）。 IPの利用、クロックのバッファ、DLLの調整は人手 製品により最適化のノウハウが異なる

PLDデバイスのまとめ 試作品用の特殊部品から、量産品にも用いられる汎用標準部品となっている。 単なる論理回路専用のデバイスではなく、システム設計のベースとして発展。 ASICによるシステムLSIとのボーダレス化が進むであろう。 最新デバイスの利用により、集積度と動作速度は急速にASICに迫る。 コストと消費電力はまだ差がある。

QuickLogic Lattice　GAL

Altera　FLEX10K

Xilinx　Vertex Qucklogic

FPGA/PLDの電気的特性 外部インタフェースはCMOSゲートと同様 特殊な入出力レベルを持つチップもある 内部設計はCAD依存 内部ゲートは、ファンアウトによって動作速度が変化する　→　この点はASICに近い

内部遅延の変化例 Fanout １ ２ ３ ４ ８ tPD (nsec) 1．4 1．7 2．0 2．3 3．5 tSU 1．8 QuickLogic社QL2007規格表より

リコンフィギャラブルシステムとは？ 高速性 柔軟性 専用LSI リコンフィギャブルシステム リコンフィギャブル デバイス 様々な構成を実現可能 高速性と柔軟性を共に実現 設計A 設計D CPU 設計B 汎用CPU ソフトウェア 設計C for i=0; i<K; i++ X[i]=X[i+j] ..... 柔軟性

Reconfigurable Systemsの発展 Stand　Alone Co-processor New　Device 1990 The 1st FPL SPLASH MPLD PRISM-I 1992 The 1st Japanese　FPGA/PLD　Conf. SPLASH-2 PRISM-II RM-I WASMII 1993 The 1st FCCM RM-II Cache　Logic RM-III DISC RM-IV 1995 YARDS Mult．Context　FPGA RM-V DISC-II HOSMII ATTRACTOR FIPSOC Cont．Switch．FPGA RASH 2000 PipeRench PCA DRL CHIMERA ACM 2002 Chameleon DRP DNAChip

バイオインフォマティクス用リコンフィギャラブルシステム ＲｅＣＳｉＰ 細胞シミュレーション アミノ酸塩基配列のマッチング 細胞系譜作成の高速化 モンテカルロシミュレーション Xilinx　Vertex Qucklogic

ダイナミックリコンフィギャラブルアーキテクチャ 1クロックで構成を書き換える。 どんどん構成を書き換えながら、処理を進めていく。 動的適応型ハードウェア、仮想ハードウェア ＮＥＣ，Ｎｏｋｉａとの 共同研究 ＤＲＬ／ＤＲＰ

ASIC (Appplication Specific IC) 機能目的型のＩＣ 実装方法 ゲートアレイ セルベースド フルカスタム CPU、メモリ、I/O、専用ハードウェアを実装したシステムＬＳＩ(SoC: System on-a Chip) 携帯電話、情報家電、ネットワーク制御等様々な分野で用いられる。 日本の半導体産業の中心になりつつある。

初期のゲートアレイの構造 I/O　Pad … ゲート領域 … 配線領域 … … … …

SOF(Sea　Of　Gates) I/O　Pad … … ゲート領域 … … … 配線領域 … … … … …

SOGの例（FPU：Rohm　0.6μ）

Embedded Arrayが有利 ASICを作る意義 Embedded Arrayとは？ 大量生産時のコストの安さ 高速、高集積度 メモリやCPUなどのあらかじめ設計されたレイアウトを使うことができるゲートアレイ

Embedded　Array CPU RAM … Random　Logic

Embedded Arrayの設計（１）RTL設計、Coreの決定 ＶＨＤＬ，Verilog　ＨＤＬによる設計 標準シミュレーションツールによりシミュレーション RTL(Register　Transfer　Level)シミュレーション (Cadence　Verilog-XL,　Mentor　Qhsim） バグ 機能レベル設計を決定、使用Embedded　Coreを決定

Embedded Arrayの設計（２） Embedded Coreと機能レベル設計がかたまれば、フロアプランを並行して進めることができる Wafer　Sign　Off　 （Embedded　Coreの配置を決めること） 拡散層の設計が可能になる

Embedded Arrayの設計（３） HDL記述（Gold記述） ベンダーから合成ライブラリ の提供 Critical　Path　Error 面積超過 論理合成、圧縮 Synopsys社Design　Compiler ベンダーからシミュレーション用 ライブラリの提供 標準シミュレーションツールによる仮遅延シミュレーション X問題

Embedded Arrayの設計（４） 合成したネットリストを提出（1st Data In） ベンダ側でクロックツリー、Jtag等を付加 配置・配線（ベンダー側で行う場合と 自分で行う場合がある） Back　Annotation：配線遅延データを設計ファイルに フィードバックすること Critical　Path　Error

Embedded Arrayの設計(5) テストベクトル作成、提出 実負荷シミュレーション後のネットリスト提出（２nd Sign Off） RTL設計時から行う必要がある 実負荷シミュレーション後のネットリスト提出（２nd　Sign　Off） サンプル出荷 サンプルテスト 量産

ルータチップ内部レイアウト図

RDTルータチップパッケージ

MBP-lightのレイアウト

MBP-lightの外観

スイッチチップとMBP-lightを用いて作った並列計算機ＪＵＭＰ－１

システムLSI 様々なコアが混載 プロセッサはコアに過ぎない。 消費電力、コスト、他のブロックとの接続のしやすさが場合によっては性能より重要 チップ プロセッサコア Analog センサ FPGA　コア DRAM SRAM 様々なコアが混載 プロセッサはコアに過ぎない。 消費電力、コスト、他のブロックとの接続のしやすさが場合によっては性能より重要

ハードウェア処理部 コアプロセッサ

Martini の諸元 デザインルール 0.14μm ダイサイズ 272.91mm2 メモリ総量 538KB I/O 伝送周波数 RHiNET-2,3/SW 800MHz OIP-SW 250MHz 内部動作周波数 コア部 66MHz DIMM ホストI/F 133MHz スイッチI/F 125MHz パッケージ 784 BGA

ASIC版 NIC コントローラに専用ASICを開発 PCI bus/ DIMM slot SO-DIMM 光インタコネクション Martini 光インタコネクション

ASICを用いて製作したＰＣクラスタRHiNET