モデルパラメータ抽出用 トランジスタＴＥＧ 2010/10/13 モデルパラメータ抽出用 トランジスタＴＥＧ 東京工業大学大学院　理工学研究科 電子物理工学専攻　松澤・岡田研究室 ○盛　健次 、菅原　光俊、松澤　昭 2013/3/4 モデルパラメータ抽出用ＴＥＧ 2013/3/4 東京工業大学大学院理工学研究科

１．モデルパラメータ抽出用トランジスタTEG 1.1 背景 1.2 従来のTEG技術と我々のTEG技術 1.3 従来のモデルパラメータ抽出 目次 １．モデルパラメータ抽出用トランジスタTEG 　1.1　背景 　1.2　従来のTEG技術と我々のTEG技術 　1.3　従来のモデルパラメータ抽出 　1.4　新しいモデルパラメータ抽出 　1.5　まとめ 　質疑応答 モデルパラメータ抽出用ＴＥＧ 2013/3/4

1.1　背景 （１）SPICEのレベル3モデルからBSIMモデルに替わり、Ｌ依存、Ｗ依存パラメータが増え、モデルパラメータ抽出が難しくなった。 （２）（１）のような工夫をしても、全ての領域で合わせ込むのが難しくなり、Binningという手法が用いられるようになった。 （３）BSIM3v3、BSIM4モデルのようにモデルパラメータが増えることにより、設計者にとってモデルパラメータはブラックボックス化した。 （４）RFモデルでは、寄生のR、Ｌ、C素子を外付けしなければ、所望の周波数では合わない。 モデルパラメータ抽出用ＴＥＧ 2013/3/4

1.2.1 従来のDC TEG 1.2.2 我々の製造したDC TEG 1.2.3 従来の容量TEG 1.2.4 我々の製造した容量TEG モデルパラメータ抽出用ＴＥＧ 2013/3/4

1.2.1 従来のDC TEG 図1: 一般的な配列構成 図4: DUTが非選択の時、 DUTのゲートとソース節点を トランジスタスイッチがOFFの時 トランジスタスイッチがONの時 （LRDB） 図4: DUTが非選択の時、 　　　DUTのゲートとソース節点を 　　　接続する追加パスゲートを持つ 　　　LRDB単位セル。 図1: 一般的な配列構成 モデルパラメータ抽出用ＴＥＧ 2013/3/4

1.2.2 我々の製造したDC TEG 測定トランジスタ領域 UNIT_CELLのレイアウト図 AND33 参照用トランジスタ トランスミッションゲート　　　　　　　　　　　　　　　　　　　（VGF、VGS、VGL、VSF、VSS、VBF、VBS） アレー状のトランジスタと測定トランジスタを選択するシフトレジスタ トランスミッションゲート（VDF、VDS、VDL） 測定トランジスタ領域 参照用トランジスタ UNIT_CELLのレイアウト図 モデルパラメータ抽出用ＴＥＧ 2013/3/4

1.2.3 従来の容量TEG（１） Open、Short補正 容量測定 0.01fF～10aFの解像度 James C. Chen, Bruce W. McGaughy, Dennis Sylvester, and Chenming Hu “An On-Chip, Attofarad Interconnect Charge-Based Capacitance Measurement (CBCM) Technique” IEDM 1996 Open、Short補正 容量測定 充電電圧 放電電圧 0.01fF～10aFの解像度 測定精度は、Pch Tr、Nch Trのミスマッチで決まる。 モデルパラメータ抽出用ＴＥＧ 2013/3/4

1.2.3　従来の容量TEG（２） Yao-Wen Chang, Hsing-Wen Chang, Tao-Cheng Lu, Ya-Chin King, Wenchi Ting, Yen-Hui Joseph Ku, and Chih-Yuan Lu “Charge-Based Capacitance Measurement for Bias-Dependent Capacitance ” IEEE ELECTRON DEVICE LETTERS, VOL. 27, NO. 5, MAY 2006 充電電圧 放電電圧 図1。 ２段階測定でCIEF CBCMとバイアスセットアップによりMOSFET容量抽出の為に設計されたテストキー。 蓄積から反転まで最大限の範囲をカバーする為に、VCCは第１段でPAD上のGNDの代わりに適用されます。 モデルパラメータ抽出用ＴＥＧ 2013/3/4

1.2.3 従来の容量TEG（３） モデルパラメータ抽出用ＴＥＧ 2013/3/4 図2。 異なった寸法を持つMOSFET 　　　を正規化した時のゲート容量。 　　　4個のデバイスは、 　　　すべてW＝10μmに固定、 　　　L＝10、1、0.7、0.6μm。 　　　図の太い黒線は、 　　　従来のC-V方法で測定された W/L=360μm/80μmを持つ 　　　MOSFETの正規化　　です。 図3。 Wにより正規化された 　　　 特性。 直線とY軸との交点は デバイスの両側の フリンジ容量 となる。 図4。 測定されたゲート/ドレイン、ソース/ドレインオーバラップ容量。 　　　挿入図はMOSFETデバイスのオーバラップ容量の概念図を示す。 モデルパラメータ抽出用ＴＥＧ 2013/3/4

提案する容量マトリクス用CBCM法のレイアウト 1.2.4　我々の製造した容量TEG 提案する浮遊容量を分離して測定する回路 提案するテスト・ストラクチャの全体レイアウト 提案する容量マトリクス用CBCM法のレイアウト モデルパラメータ抽出用ＴＥＧ 2013/3/4

1.3 従来のモデルパラメータ抽出 1.3.1 モデルパラメータ用のTEG領域 1.3.2 モデル式と各パラメータの抽出法 1.3　従来のモデルパラメータ抽出 1.3.1 モデルパラメータ用のTEG領域 1.3.2 モデル式と各パラメータの抽出法 1.3.3 RD、RSの抽出方法 RD+RSを先に抽出する理由 1.3.4 WD、LDの抽出方法 1.3.5 VTOの抽出方法 1.3.6 UOの抽出方法 1.3.7 THETAの抽出方法 1.3.8 VMAXの抽出方法 モデルパラメータ抽出用ＴＥＧ 2013/3/4

1.3.1 モデルパラメータ用のTEG領域 Ｌ Ｗ Wide middle narrow large short BSIM3v3 HiSIM デジタル回路で使用する領域 アナログ回路で使用する領域 Wide middle narrow large short BSIM3v3 HiSIM MOS11 EKV BSIM5 モデルパラメータ抽出用ＴＥＧ 2013/3/4

1.3.2 モデル式と各パラメータの抽出法 垂直電界 水平電界 （２）ＷＤの抽出 （５）ＵＯの抽出 （６）ＴＨＥＴＡの抽出 （７）ＶＭＡＸの抽出 （２）ＬＤの抽出 （１）ＲＤ＋ＲＳの抽出 （４）ＶＴＯの抽出 モデルパラメータ抽出用ＴＥＧ 2013/3/4

1.3.3 ＲＤ、ＲＳの抽出方法 Rout－VDS特性 ROUT VGS:小 VGS:大 2・RCON+RD+RS VDS モデルパラメータ抽出用ＴＥＧ 2013/3/4

1.3.3 ＲＤ、ＲＳの抽出方法の意味 I-V特性とR-V特性の考え方 線形特性 飽和特性 合成特性 I I I ＋ ＝ I-V特性 V V モデルパラメータ抽出用ＴＥＧ 2013/3/4

RD+RSを先に抽出する理由 Influence of RDS in VTH With series resistance Intrinsic device モデルパラメータ抽出用ＴＥＧ 2013/3/4

1.3.4 ＷＤ、ＬＤの抽出方法 Rout－L特性 IDS－W特性 W IDS 2WD VGS:大 VGS:小 L Rout 2LD 2Rcon+RD+RS VGS:小 VGS:大 IDS－W特性 モデルパラメータ抽出用ＴＥＧ 2013/3/4

1.3.5 VTOの抽出方法（閾値電圧） 特性の線形領域（ ）から、以下の様に を決定する。 、 の時、 特性の線形領域（　　　　　　　）から、以下の様に　　を決定する。 IDS VGS VTH VGS1 VGS2 IDS1=1μA IDS2=2μA IDS－VGS特性 測定条件 VBS=0V VDS=0.1V 、　　　　　　の時、 特性の飽和領域（　　　　　　　）から、以下の様に　　を決定する。 IDS VGS VTH VGS1 VGS2 IDS1=1μA IDS2=2μA IDS－VGS特性 測定条件 VBS=0V VDS=0.1V 、　　　　　　の時、 モデルパラメータ抽出用ＴＥＧ 2013/3/4

1.3.6 UOの抽出方法（移動度） β－VGS特性 β VGS の時、 より、 VBS=0V VDS=0.05V,0.1V βmax VTO の時、　　　　　　より、 モデルパラメータ抽出用ＴＥＧ 2013/3/4

1.3.7 THETAの抽出方法（垂直電界） β β－VGS特性 VGS VBS=0V VDS=0.05V,0.1V β1 β2 VGS1 モデルパラメータ抽出用ＴＥＧ 2013/3/4

1.3.8 VMAXの抽出方法（水平電界） モデルパラメータ抽出用ＴＥＧ 2013/3/4 VGS μS μS1 μS－VGS特性 VBS=0V VDS=0.05V,0.1V VGS1 VTO VDS μeff μeff1 μeff－VDS特性 VBS=0V VGS=VGS1 VDS1 VDSAT モデルパラメータ抽出用ＴＥＧ 2013/3/4

1.4 新しいモデルパラメータ抽出 1.4.1 新しく考案したモデル式 1.4.2 チャネル抵抗とLDD抵抗の分離方法 LEVEL3モデルを用いた チャネル抵抗とLDD抵抗の分離方法 1.4.3 ゲート容量の変調効果 　　　　1μm付近のRoutはゲート容量の影響？ 1.4.4 Cgb-Vgb特性 Cgb-Vgbの測定結果を説明した文献 モデルパラメータ抽出用ＴＥＧ 2013/3/4

1.4.1 新しく考案したモデル式 垂直電界 水平電界 モデルパラメータ抽出用ＴＥＧ 2013/3/4

1.4.2 チャネル抵抗とLDD抵抗の分離方法 ゲートチャネル長の異なる２つのＬＤＭＯＳを用意し、Ids-Vgs特性、Ids-Vds特性を同一グラフに描画する。 Ｗ （a） Ｗ （b） Ids Vgs Vds (a)TEG (b)TEG モデルパラメータ抽出用ＴＥＧ 2013/3/4

LEVEL3モデルを用いたチャネル抵抗とLDD抵抗の分離方法 ＬＤＤ抵抗 チャネル抵抗 水平電界は、ＬＤＤ抵抗である。 モデルパラメータ抽出用ＴＥＧ 2013/3/4

応用物理では、垂直電界を削除したが、その後、必要だと分かった。 1.4.3 ゲート容量の変調効果 応用物理での発表 応用物理では、垂直電界を削除したが、その後、必要だと分かった。 モデルパラメータ抽出用ＴＥＧ 2013/3/4

1μm付近のRoutはゲート容量の影響？ Rout Ｌ 1μm モデルパラメータ抽出用ＴＥＧ 2013/3/4

1.4.4 Cgb-Vgb特性 モデルパラメータ抽出用ＴＥＧ 2013/3/4

A Simple Model for the Overlap Capacitance of a VLSI MOS Device Cgb-Vgbの測定結果を説明した文献 A Simple Model for the Overlap Capacitance of a VLSI MOS Device Region AB: gate oxide capacitance + parallel-plate overlap component + the fringing components Region CD: parallel-plate overlap component + the fringing components Region DE: inversion capacitace + the fringing components モデルパラメータ抽出用ＴＥＧ 2013/3/4

1.5　まとめ （１）　モデルパラメータ抽出用にトランジスタをマトリックス状に並べて電流ー電圧特性を測定するDC TEGは無かったので新しく製造した。 （２）　モデルパラメータ抽出用にトランジスタをマトリックス状に並べてゲート容量を測定する容量TEGは無かったので新しく製造した。 （３）　（１）（２）のＴＥＧを使って、新しく考案したモデルパラメータ抽出を行う為の準備が整った。今後、DC TEG、容量TEGを測定し、新しく考案したモデルパラメータ抽出方法が如何に有効であるかを確かめる。 モデルパラメータ抽出用ＴＥＧ 2013/3/4

質疑応答 ご清聴ありがとうございました。 質疑応答 モデルパラメータ抽出用ＴＥＧ 2013/3/4