新エンコーダ案 20110412更新 京都大学宇宙線研究室　岩城 2011/1/17

概要 目的：次回気球実験（SMILE-Ⅱ）に向けた μ-PICのデータ取得回路の開発 SMILE-Ⅱでは30㎝2 μ-PICを使用し、読み出しch数はAnode、Cathode各768ch、計1536ch （ただし、10 ㎝2 μ-PIC用に256chごとに読み出せるようなモジュールを開発） 各chは昨年度開発したASIC（FE2009bal）で読みだす 全chのhitしたstrip番号、edgeの方向、hit時刻(100MHz×2000clk, 20ms)を取得する。 アナログ波形もFADCで取得する。 （64ch SUMぐらい、FADC clock 50MHｚ程度） 2011/1/17

＋VME （Memory board,FADC,etc） 現状 プロトタイプ(30cm)3ＥＴＣＣ エンコーダー micro-TPC ASD ＋VME （Memory board,FADC,etc） ＋NIM ASD 重い、デカい ASD→エンコーダのケーブルなくしたい FADCもエンコーダに一緒にしたい 2011/1/17

現状 2011/1/17

Memory Board とのI/F : DX20BM-68S 現Encoder FPGA : Vertex2P XC2VP30 ×8 SDRAM : オプションで512MBまで Memory Board とのI/F : DX20BM-68S 2011/1/24 追加

データ転送タイミング 内部クロック メモリ書き込み信号 DATA(31:0) valid 20ns(50MHz) 2011/1/24 追加

改良案 ×6 ×6 or 3 1 or 2 エンコーダにつき1MB ここを開発する CPU board Encoder 16ch Hit position Edge, Clock + FADC data CPU board VME bus Analog 768ch ×2 Encoder Analog 2ch 16ch Iwakichip ×8 m-PIC LVDS 32ch 50MHz FADC Memory board 1 digital 128ch (CMOS2.5) buffer FIFO ×6 DAC制御 ×6 or 3 Buffer Available Data exist DAC設定 Debug その他のために RS232Cの口 DAC値用メモリ 1 or 2 エンコーダにつき1MB Transfer Trigger Clear Clock Trigger Manager VETO Trigger シンチレータ Amp回路 DP　board Clear Trigger Buffer Available buffer 2011/2/22 data

Encoder logic案 まず、discri.信号の0/1をひたすらFIFOに詰め込む Drift終了後(10us)、1 clock分のデータを取出し、edgeがあるか判定する。 1clock 前のdataとxorを取れば、edgeの有無が判明、 最新のデータのHit情報のデータからedgeの向きが判明するはず Edgeがあった場合、そのstrip番号とclock, edgeの向きをMBに送る Trigerがかかるまでのオフセットが心配なのでリングバッファが必要？ FADCと一緒にコモンストップにする ストップがかかってから1us遡りそこから20us分のhit情報を見る。 2011/1/17

内部ロジック Clock Data exist Trigger Clear FPGA Transfer FADC Analog 2~8(?)ch Clock Data exist FPGA FIFO Data format Trigger 　Digital 256ch CMOS 2.5 Clear FIFO Edge 検出 Transfer 　　To Memory Board DAC control 3ch DAC control DAC 2011/1/17 Vth(-1～1V)

1eventの情報量(1boardあたり) (encoder ⇒ memory board) FADC情報(FADC clock:50MHz, 4chとすると) ADC：8bit×1000clk(20us分)×4ch=32kb Hit位置情報　 (座標情報:8bit + edge情報:1bit + 時間情報:11bit=20us) ×hit数(最大500くらい?) Event ID : MB間の整合性を保つため Eventが抜けてしまったときなどのために なにかしら工夫が必要 合計32kb+5kb～40kb トリガーレート5kHzを想定⇒200Mbps程度 メモリーボード:1パケット32bit×50MHｚなのでOK 2011/1/17

FPGAのI/O 入力 Signal 128ch CMOS 2.5 (128Line) Trigger系 5ch程度 LVDS (10Line) DACコントロール () 出力 To　MB　33ch LVDS (66Line) Trigger系 5ch程度 LVDS (10Line) DAC コントロール 3ch CMOS 2.5 (3line) 合計 300line弱 2011/2/22

m-PIC アルミシールド CR-基板 ネジでGNDとベッセルをつなげる いわきちっぷ128ch + エンコーダ To MB ×2 DX20BM-68S 2011/1/24

CR基板 配置図 k C、R Pitch変換 128ch 128ch 穴を避けて配線 110mm d1 c1 f1 e1 b1 a1 Z1 コネクタ1,2 (ERNI STV-RD128-M) コネクタ 2㎜HM 125 ×4 d1 c1 f1 e1 b1 a1 Z1 d1 c1 f1 e1 b1 a1 Z1 コネクタ向き(表から見た時)◎が止め穴 B1 ◎ A1 C1 D1 B1 ◎ A1 C1 D1 f25 e25 d25 c25 b25 a25 Z25 f25 e25 d25 c25 b25 a25 Z25 A2 B2 C2 D2 A2 B2 C2 D2 d1 c1 f1 e1 b1 a1 Z1 d1 c1 f1 e1 b1 a1 Z1 110mm ・・・ ・・・ f25 e25 d25 c25 b25 a25 Z25 f25 e25 d25 c25 b25 a25 Z25 A32 ◎ B32 C32 D32 A32 　◎ B32 C32 D32 201121/22

配線図(使わないpinはGNDへ) D1 C1 B1 A1 D2 B16 A16 D17 C17 A31 D32 C32 B32 A32 CR a2 c2 e2 a3 c3 e23 a24 D1 C1 B1 A1 D2 B16 A16 D17 C17 A31 D32 C32 B32 A32 CR a2 c2 e2 a3 c3 e23 a24 a2 c2 e2 a3 c3 e23 a24 a2 c2 e2 a3 c3 e23 a24 2011/2/22

基板改善 CR基板 0オーム無くす 表面ベタGNDのねじ止めでベッセルに落とす 長さ短く 外側もケースでGNDに落とす 2011/1/17

Chip基板 入力の配線を内装に（層数増やす） ダイオード小さく アルミ板でシールド コネクタ＋L字金具でCR基板とGNDとる Signalとgndペア　コンパクトPCI用コネクタ 出力にダンピング抵抗 BUS LVDS? ⇒現行のケーブルが使えるように1ボード1本 2011/1/17

電源 Ether Sum OUT ×２ Buffer+ADC Analog LVDS Signal LVDS 33bit 128ch Trigger etc. CMOS　2.5 128ch Ether DAC signal LVDS 1bit RJ45 2011/2/22

電力割り振り（1ボード 目標:6.5W） ASIC : 18mW*128 = 2.6W +2.5a : 400mA, -2.5a:560mA ADC : 207mW*2 (3.3V) = 0.42W +3.3d, 130mA Ether : 0.2W (旧SiTCPボードの値) +3.3d, 60mA FPGA : LOGIC : ~1W (旧SiTCPボードの値) IO : ~2W その他 : 0.5W (適当) 計　 2011/3/15

SiTCPについて SiTCPとASIC chipを同一ボードに乗せるのは ノイズの問題がある？⇒真面目にやれば大丈夫 データ転送量は大丈夫か。 （受ける側の問題） 開発にかかる負担が大きいのでSiTCPは採用しない MBシステムをメインに、将来的な利用を考えてSiTCPが使えるハードウェアは乗せる。 Slow ControlはEther経由で（別口ももちろんつける） 使わないなら実装しないだけ 2011/2/22

その他 今のところFE2009bal 128chボードが発振している。 64chボードでは大丈夫なのでレイアウトの問題? 真面目にレイアウト をやらないといけない。 ⇒レイアウトに問題あり(パスコンの抜け) 全体の電力：50W程度(6枚1セットで) FADCのclock down、chのまとめ方の最適値は？ Memory boardの数は多い方が高速化できるが、 消費電力も大きくなる。最適値はどこか？ 2011/2/22

電源 +3.3Vin +3.3Vd +1.2Vd +3.3Vd +2.5Vd (DAC前の石) +3.3Vd +2.5Vd (PROM) BNX012 +3.3Vd LP38502 +1.2Vd +3.3Vd LP3990MF-2.5 +2.5Vd (DAC前の石) +3.3Vd LP3990MF-1.8 +2.5Vd (PROM) +2.5Vin BNX012 +2.5Va -2.5Vin BNX012 -2.5Vd 2011/4/11

デジタル 2011/1/17

Encoder 開発スケジュール FE2009bal発振問題対策 ～1月4週 京都で仕様検討 FPGAコーディング(できる範囲) ～1月4週 京都で仕様検討 　　⇒岩城KEKへ 2月 KEKで仕様検討 　　(ここまで時間をかけてきっちり仕様を詰める) 2月末まで 仕様決定、回路図作成開始 4月初旬 回路図完成、gn-dへ 7月初旬 生基板完成 7月中 モジュールテスト（FPGA,　FADC） 8月～ μ-PIC接続テスト FE2009bal発振問題対策 FPGAコーディング(できる範囲) FPGAコーディング 2011/1/17